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龙图腾网恭喜电子科技大学申请的专利一种基于Xilinx FPGA的时钟相位同步方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116470983B 。

龙图腾网通过国家知识产权局官网在2025-06-10发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310474351.5，技术领域涉及：H04J3/06；该发明授权一种基于Xilinx FPGA的时钟相位同步方法是由赵贻玖;蒋冬宇;梅思涛;周乃馨;郑彦泽设计研发完成，并于2023-04-27向国家知识产权局提交的专利申请。

本一种基于Xilinx FPGA的时钟相位同步方法在说明书摘要公布了：本发明公开了一种基于XilinxFPGA的时钟相位同步方法，首先通过XilinxFPGA内的GT高速串行收发器在分布式节点之间建立串行通信链路，再将其中一个节点作为发送节点，另一个作为接收节点，在节点之间不断传递测试数据，通过GT高速串行收发器测试出TX_USRCLK和RX_USRCLK之间的时钟相位差，然后运用DDMTD技术在发送节点中测试出本地系统时钟与TX_USRCLK的时钟相位差，在接收节点中测试出本地系统时钟与RX_USRCLK的时钟相位差，最后根据以上测试出的相位差信息，通过混合时钟管理模块将本地系统时钟调节至相位同步。

本发明授权一种基于Xilinx FPGA的时钟相位同步方法在权利要求书中公布了：1.一种基于XilinxFPGA的时钟相位同步方法，其特征在于，包括以下步骤：1、在分布式系统中，将两个需要本地系统时钟相位同步的通信节点通过各自搭载的XilinxFPGA的GT高速串行收发器相连接；2、将一个通信节点作为发送节点，另一个通信节点作为接收节点；3、为发送节点与接收节点中的GT高速串行收发器输入参考时钟，参考时钟的频率与本地系统时钟的频率相同，使得发送节点中的GT高速串行收发器输出与本地系统时钟频率相同的发送时钟TX_USRCLK，接收节点中的GT高速串行收发器输出与本地系统时钟频率相同的接收时钟RX_USRCLK；4、设置两个GT高速串行收发器的数据对齐方式为手动对齐方式；5、发送节点的XilinxFPGA不断向接收节点的XilinxFPGA发送一个固定测试数据；6、在接收节点中，GT高速串行收发器的RXSLIDE接口对接收数据进行移位，直至接收数据与固定测试数据相一致，记录下此时的移位次数N，然后计算发送时钟TX_USRCLK与接收时钟RX_USRCLK之间的相位差T0： 其中，vlinerate表示线速率；7、在发送节点中，通过数字双混频鉴相模块测试发送时钟TX_USRCLK与本地系统时钟之间的相位差T1；7.1、通过混合时钟管理模块生成采样时钟CLKC，采样时钟的频率与本地系统时钟的频率的关系为： 其中，fCLKC为采样时钟的频率，fCLKA为本地系统时钟的频率；7.2、将本地系统时钟作为D触发器1的输入，采样时钟CLKC作为D触发器1的时钟，从而得到D触发器1的输出信号Q1；将发送时钟TX_USRCLK作为D触发器2的输入，采样时钟CLKC作为D触发器2的时钟，从而得到D触发器2的输出信号Q2；7.3、通过计数器检测Q1与Q2上升沿之间的时间差ΔT，当检测到Q1的上升沿时启动计数，当检测到Q2上升沿时结束计数，得到计数器的计数值N0，然后计算本地系统时钟与发送时钟TX_USRCLK之间的相位差T1； 其中，Tcounter表示计数器的工作时钟周期；8、在接收节点中，数字双混频鉴相模块按照步骤7测试接收时钟RX_USRCLK与本地系统时钟之间的相位差T2；9、时钟相位同步；9.1、在发送节点中，本地系统时钟根据相位差T1通过混合时钟管理模块进行调节相位，使得本地系统时钟与发送时钟TX_USRCLK的相位同步；9.1.1、设置混合时钟管理模块在三个输入端口上的输入信号：时钟信号PSCLK、使能信号PSEN和调节方向信号PSINCDEC；一路输出信号记为PSDONE；9.1.2、设置调节方向信号PSINCDEC为低电平，将使能信号PSEN持续一个PSCLK时钟周期，此时本地系统时钟的相位将移动一个步长TVCO56，TVCO为混合时钟管理模块压控振荡器VCO的周期，等待混合时钟管理模块的输出信号PSDONE为高电平时完成一次相位调节；9.1.3、重复步骤9.1.2N1次，9.2、在接收节点中，本地系统时钟根据相位差T0和T2通过混合时钟管理进行模块调节相位，使得本地系统时钟与发送时钟TX_USRCLK的相位同步；9.2.1、计算次数N2； 9.2.2、按照步骤9.1.1设置混合时钟管理模块，然后按照步骤9.1.2重复N2次；至此，接收节点与发送节点的本地系统时钟都与发送时钟TX_USRCLK的相位同步，从而两个通信节点的本地时钟完成了相位同步。

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