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龙图腾网获悉广东佛智芯微电子技术研究有限公司;广东芯华微电子技术有限公司申请的专利一种低RDSON三维堆叠集成封装结构及其制备方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN111261532B 。

龙图腾网通过国家知识产权局官网在2025-07-15发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202010061437.1，技术领域涉及：H01L21/56；该发明授权一种低RDSON三维堆叠集成封装结构及其制备方法是由蔡琨辰;崔锐斌设计研发完成，并于2020-01-19向国家知识产权局提交的专利申请。

本一种低RDSON三维堆叠集成封装结构及其制备方法在说明书摘要公布了：本发明公开一种低RDSON三维堆叠集成封装结构及其制备方法，其中，制备方法包括以下步骤：提供载板，于载板一侧依次贴装导电材料和第一阻焊层，对第一阻焊层开孔，并于开孔处分别涂覆锡膏；于锡膏处贴装具有双面IO口的第一芯片及导电块，塑封后制作第一重布线层；拆键合并翻转固定，对导电材料蚀刻，形成第二重布线层；于第二重布线层一侧制作第二阻焊层，并对第二阻焊层对应导电块位置开孔；于第二阻焊层一侧贴装第二芯片，采用引线连接第二芯片的IO口和第二重布线层，并对第二芯片进行塑封。本发明有效降低了RDSON，减小了封装尺寸，提高了系统集成度，避免TMV结构产生空洞现象，降低了电镀工艺难度，降低了生产成本。

本发明授权一种低RDSON三维堆叠集成封装结构及其制备方法在权利要求书中公布了：1.一种低RDSON三维堆叠集成封装结构的制备方法，其特征在于，包括以下步骤： S10、提供一载板，于所述载板沿其厚度方向的一侧面依次贴装导电材料和第一阻焊层，对所述第一阻焊层开孔处理，形成使部分所述导电材料外露的第一孔位和第二孔位，并于所述第一孔位和所述第二孔位处分别涂覆锡膏； S20a、于所述第一孔位对应的锡膏处贴装具有双面IO口的第一芯片以及于所述第二孔位对应的锡膏处贴装导电块； S20b、对所述第一芯片和所述导电块进行塑封，形成第一塑封层； S20c、于所述第一塑封层对应所述导电块和所述第一芯片远离所述第二芯片的一面的IO口的位置开孔处理，形成第四孔位； S20d、于所述第一塑封层的表面制作第一重布线层，并使所述第一重布线层与制作于所述第四孔位内的导电柱连接； S30、拆键合并翻转固定，对所述导电材料蚀刻处理，形成第二重布线层； S40、于所述第二重布线层远离所述第一芯片的一侧制作第二阻焊层，并对所述第二阻焊层对应所述导电块的位置进行开孔处理，形成第三孔位； S50、于所述第二阻焊层远离所述第一芯片的一侧贴装第二芯片，并使所述第二芯片的IO口朝向远离所述第一芯片的一侧，采用穿过所述第三孔位的引线连接所述第二芯片的IO口和所述第二重布线层，并对所述第二芯片进行塑封，形成第二塑封层。

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