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龙图腾网获悉南京大学申请的专利自分层可寻址三维堆叠纳米线集成及CFET结构的制备方法及逻辑器件制备方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119855221B 。

龙图腾网通过国家知识产权局官网在2025-07-22发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510336276.5，技术领域涉及：H10D84/03；该发明授权自分层可寻址三维堆叠纳米线集成及CFET结构的制备方法及逻辑器件制备方法是由余林蔚;钱文涛;翁乐;桑冠荞;王军转设计研发完成，并于2025-03-21向国家知识产权局提交的专利申请。

本自分层可寻址三维堆叠纳米线集成及CFET结构的制备方法及逻辑器件制备方法在说明书摘要公布了：本发明涉及微电子制造技术领域。本发明利用阶梯型的叠层沟槽制备以及IPSLS的纳米线生长方式，实现自分层可寻址的三维堆叠纳米线集成并有利于制备可寻址的三维集成器件，能够大大提高集成密度，提升器件性能。同时本发明基于阶梯型的三维堆叠纳米线提出了一种CFET结构的制备方式，采用不同的催化金属在不同的阶梯层内生长不同类型的纳米线，而后对每个阶梯光刻定义并制备源漏金属，并沉积栅介质层和栅极薄膜层，能够通过一次生长制备多层沟道，从而在三维方向上实现CFET的多层堆叠并实现可寻址，大大提高了器件的集成密度，简化了制备流程、工艺稳定性及可靠性。

本发明授权自分层可寻址三维堆叠纳米线集成及CFET结构的制备方法及逻辑器件制备方法在权利要求书中公布了：1.一种自分层可寻址三维堆叠纳米线集成的制备方法，其特征在于：包括如下步骤： 1采用光刻正胶工艺，将掩膜版沟道图案转移至交替循环淀积有周期性异质叠层结构的衬底上； 2通过各向异性刻蚀和各向同性缩蚀的循环，将所述异质叠层结构刻蚀成台阶型叠层结构； 3将获得的台阶型叠层结构置于热磷酸溶液中，选择性地刻蚀其中一种介质层形成阶梯型的引导沟槽结构； 4于所述引导沟槽结构竖直方向沟槽数量最多的一侧面端部，淀积一层带状的催化金属层； 5在PECVD等系统中，升高温度至催化金属熔点以上，使用还原性气体进行等离子体处理，去除催化金属表面氧化层同时使催化金属形成金属纳米颗粒； 6将温度降低到催化金属颗粒熔点以下，在整个样品表面覆盖非晶半导体前驱体薄膜；然后进行退火处理，催化金属液滴前端开始吸收非晶半导体前驱体薄膜层，后端沉积出晶态掺杂纳米线，当催化金属运动至引导沟槽结构侧面的阶梯拐角处时，催化金属小球发生转向继续吸收非晶半导体前驱体薄膜，从而实现晶态掺杂纳米线的自分层； 7将样品表面剩余的非晶半导体前驱体薄膜层去除之后对晶态掺杂纳米线表面进行钝化； 8在整个样品表面沉积一层栅介质层，并在每个阶梯处通过开孔之后注入金属的方式实现与晶态掺杂纳米线的连接，从而实现每个阶梯上的纳米线器件的集成与可寻址； 在步骤1中，所述的异质叠层结构为两种具有不同刻蚀选择比的介质层B和介质层A，所述介质层B与介质层A的刻蚀选择比大于5:1，介质层A的厚度为dA，介质层B的厚度为dB； 在步骤2中，所述台阶型叠层结构的制备步骤包括： 1）各向异性刻蚀，定义每一个台阶的高度h，h为n个周期的叠层厚度，即h=n·dA+dB，用于后续生长纳米线，每个台阶高度h对应于其中的n根纳米线； 2）各向同性缩蚀，用于缩蚀光刻胶的尺寸，暴露出所需刻蚀的台阶宽度w，台阶宽度w对应于不同台阶内纳米线的水平投影间距。

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