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龙图腾网获悉浙江华盛雷达股份有限公司申请的专利FPGA及其时序约束优化方法、高速信号处理系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119990018B 。

龙图腾网通过国家知识产权局官网在2025-08-05发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510474849.0，技术领域涉及：G06F30/34；该发明授权FPGA及其时序约束优化方法、高速信号处理系统是由刘向阳;郭威;杨文;胡恒林设计研发完成，并于2025-04-16向国家知识产权局提交的专利申请。

本FPGA及其时序约束优化方法、高速信号处理系统在说明书摘要公布了：本发明公开了一种FPGA及其时序约束优化方法、高速信号处理系统，所述优化方法包括获取高速芯片的时序参数；其中，所述时序参数包括建立时间和保持时间；测量或评估从FPGA输出端至高速芯片输入端的数据传输延时；根据所述时序参数和所述数据传输延时设置FPGA的输出延时约束；计算时钟不确定性，根据所述时钟不确定性设置FPGA的时钟不确定性约束。本发明通过精确设置FPGA的输出延时约束和时钟不确定性约束，确保了数据在高速芯片采样时的稳定，避免了数据跳变导致的不确定状态，进而改善了亚稳态问题。

本发明授权FPGA及其时序约束优化方法、高速信号处理系统在权利要求书中公布了：1.一种FPGA时序约束优化方法，所述FPGA用于与高速芯片进行数据交互，其特征在于，所述优化方法包括： 获取高速芯片的时序参数；其中，所述时序参数包括建立时间和保持时间； 测量或评估从FPGA输出端至高速芯片输入端的数据传输延时； 根据所述时序参数和所述数据传输延时设置FPGA的输出延时约束； 计算时钟不确定性，根据所述时钟不确定性设置FPGA的时钟不确定性约束； 根据所述时序参数和所述数据传输延时设置FPGA的输出延时约束，具体包括： 根据所述建立时间和所述数据传输延时确定最大延时，所述最大延时的计算公式为： t_output_delay_max＝t_setup－t_flight； 其中，t_output_delay_max表示最大延时，t_setup表示建立时间，t_flight表示数据传输延时； 根据所述保持时间和所述数据传输延时确定最小延时，所述最小延时的计算公式为： t_output_delay_min＝－t_hold＋t_flight； 其中，t_output_delay_min表示最小延时，t_hold表示保持时间； 根据所述最大延时和所述最小延时设置FPGA的输出延时约束； 所述时钟不确定性的具体计算过程包括： 获取时钟抖动数据和时钟路径延迟偏差； 根据所述时钟抖动数据和所述时钟路径延迟偏差计算时钟不确定性，具体公式为： tuncertainty＝tjitter_pp2＋tpath_uncertainty； 其中，tuncertainty表示时钟不确定性，tjitter_pp表示峰峰值抖动，tpath_uncertainty表示时钟路径延迟偏差。

如需购买、转让、实施、许可或投资类似专利技术，可联系本专利的申请人或专利权人浙江华盛雷达股份有限公司，其通讯地址为：312000 浙江省绍兴市越城区皋埠街道人民东路1417号2号车间1楼；或者联系龙图腾网官方客服，联系龙图腾网可拨打电话0551-65771310或微信搜索“龙图腾网”。