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龙图腾网获悉中山大学申请的专利一种基于FPGA的R(2+1)D网络硬件加速器(2+1)D卷积硬件结构获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116306844B 。

龙图腾网通过国家知识产权局官网在2025-08-12发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310037292.5，技术领域涉及：G06N3/063；该发明授权一种基于FPGA的R(2+1)D网络硬件加速器(2+1)D卷积硬件结构是由黄以华;向德昊;黄文津设计研发完成，并于2023-01-10向国家知识产权局提交的专利申请。

本一种基于FPGA的R(2+1)D网络硬件加速器(2+1)D卷积硬件结构在说明书摘要公布了：本发明公开了一种基于FPGA的R2+1D网络硬件加速器2+1D卷积硬件结构，所述的硬件结构包括部署在FPGA上的加速器核；所述的加速器核通过AXI4总线与DDR相连，与DDR进行特征图和权重数据的交互；所述的加速器核还通过AXI4‑lite总线与host相连，host通过AXI4‑lite总线读写加速器核中的配置寄存器；所述的加速器核包括卷积模块、池化模块和全连接模块；所述的卷积模块负责整个加速器核90％以上的计算量和存储量，负责进行卷积计算和逐元素加法操作；所述的池化模块和全连接模块负责网络最后的平均池化和全连接层计算；所述的卷积模块采用流水式2+1D卷积硬件架构。

本发明授权一种基于FPGA的R(2+1)D网络硬件加速器(2+1)D卷积硬件结构在权利要求书中公布了：1.一种基于FPGA的R2+1D网络硬件加速器2+1D卷积硬件装置，其特征在于：所述的硬件装置包括部署在FPGA上的加速器核； 所述的加速器核通过AXI4总线与DDR相连，与DDR进行特征图和权重数据的交互； 所述的加速器核还通过AXI4-lite总线与host相连，host通过AXI4-lite总线读写加速器核中的配置寄存器； 所述的加速器核包括卷积模块、池化模块和全连接模块； 所述的卷积模块负责整个加速器核90％以上的计算量和存储量，负责进行卷积计算和逐元素加法操作； 所述的池化模块和全连接模块负责网络最后的平均池化和全连接层计算； 所述的卷积模块采用流水式2+1D卷积硬件架构； 其中，所述的卷积模块包括2D卷积处理单元、2D权重缓存单元、特征图缓存单元、2D输出缓存单元、1D卷积处理单元、1D权重缓存单元、0D输出缓存单元、逐元素相加单元、第一选择器、第二选择器、第三选择器、第四选择器； 所述的第一选择器的第一输入端与DDR连接，所述的第一选择器的第二输入端与第四选择器的输出端连接；第一选择器的输出端分别与2D卷积处理单元、第二选择器的第一输入端连接； 所述的2D权重缓存单元的输入端与DDR连接；2D权重缓存单元的输出端与2D卷积处理单元的连接； 所述的2D卷积处理单元的输出端与2D输出缓存单元的输入端连接； 所述的2D输出缓存单元的输出端与第二选择器的第二输入端连接； 所述的第二选择器的输出端与1D卷积处理单元连接； 所述的1D权重缓存单元的输入端与DDR连接，1D权重缓存单元的输出端与1D卷积处理单元连接； 所述的1D卷积处理单元的输出端分别与第三选择的第一输入端、逐元素相加单元、第四选择器的第一输入端连接； 所述的0D输出缓存单元的输出端与逐元素相加单元连接； 所述的逐元素相加单元的输出端分别与第三选择器的第二输入端、第四选择器的第二输入端连接。

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