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龙图腾网获悉电子科技大学申请的专利一种采用选择性外延工艺的GaN CMOS反相器的制造方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115799179B 。

龙图腾网通过国家知识产权局官网在2025-08-19发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211402622.8，技术领域涉及：H10D84/01；该发明授权一种采用选择性外延工艺的GaN CMOS反相器的制造方法是由薛刚;魏杰;赵智家;谢欣桐;孙涛;贾艳江;邓思宇;罗小蓉设计研发完成，并于2022-11-10向国家知识产权局提交的专利申请。

本一种采用选择性外延工艺的GaN CMOS反相器的制造方法在说明书摘要公布了：本发明属于功率半导体技术领域，具体涉及一种采用选择性外延工艺的GaNCMOS反相器的制造方法。该制造方法中，先在GaN帽层上外延介质并结合光刻、刻蚀工艺形成介质硬掩膜，在此结构上选择性外延生长p‑GaN层与SiNx钝化层，最后去除介质硬掩模，完成P‑FET与N‑FET的源漏欧姆接触后再淀积介质形成增强型P‑FET的凹槽型MIS栅极，同时选择性外延生长的p‑GaN层也作为N‑FET的p‑GaN栅而实现增强型，最后经过N‑FET与P‑FET之间电极的金属互联后形成GaNCMOS反相器。相较于利用部分或全部刻蚀p‑GaN层来实现增强型技术，本发明减少了因刻蚀p‑GaN层引入的晶格损伤，提升界面的质量并减少沟道电子和空穴迁移率降低，且无需控制刻蚀的精度。

本发明授权一种采用选择性外延工艺的GaN CMOS反相器的制造方法在权利要求书中公布了：1.一种采用选择性外延工艺的GaNCMOS反相器的制造方法，其特征在于，包括以下步骤： 步骤1：制备基片，所属基片包括自下而上层叠设置的衬底1、GaN缓冲层2、GaN沟道层3、AlGaN势垒层4以及GaN帽层5； 步骤2：采用化学气相淀积CVD工艺，在GaN帽层5上淀积介质层，并结合光刻技术与刻蚀技术，所形成的介质硬掩膜6沿器件横向呈不间断分布，并且每一段介质硬掩膜6的长度不等； 步骤3：采用金属有机物化学气相淀积MOCVD工艺，在介质硬掩膜6之间的GaN帽层5上表面先后形成p-GaN层7和SiNx钝化层8，SiNx钝化层8高度低于介质硬掩膜6； 步骤4：刻蚀去除介质硬掩膜6，得到通过选择性外延生成的第一p-GaN层71、第二p-GaN层72、第三p-GaN层73以及第一SiNx钝化层81、第二SiNx钝化层82、第三SiNx钝化层83；其中，第一SiNx钝化层81位于第一p-GaN层71上表面，第二SiNx钝化层82位于第二p-GaN层72上表面，第三SiNx钝化层83位于第三p-GaN层73上表面，并且第二p-GaN层72位于第一p-GaN层71和第三p-GaN层73之间； 步骤5：在第二p-GaN层72远离第一p-GaN层71的一侧与GaNCMOS反相器的两端刻蚀GaN帽层5、AlGaN势垒层4以及部分GaN沟道层3，将GaN帽层5和AlGaN势垒层4分割为第一GaN帽层51、第二GaN帽层52与第一AlGaN势垒层41、第二AlGaN势垒层42；其中，第一GaN帽层51位于第一AlGaN势垒层41的上表面构成第一异质结，且第一p-GaN层71和第二p-GaN层72位于第一GaN帽层51的上表面的两端；第二GaN帽层52位于第二AlGaN势垒层42的上表面构成第二异质结，且第三p-GaN层73位于第二GaN帽层52上表面的中部； 步骤6：在第二异质结上表面两端淀积形成N-FET源极11和N-FET漏极12欧姆接触的材料，采用剥离工艺并进行退火形成N-FET源极11和N-FET漏极12，其中N-FET源极11位于靠近第一异质结的一端； 步骤7：刻蚀第一SiNx钝化层81远离第二p-GaN层72的一侧与第二SiNx钝化层82远离第一p-GaN层71的一侧，在第一p-GaN层71和第二p-GaN层72表面显露出P-FET源极9和P-FET漏极10所需要的孔； 步骤8：淀积形成P-FET源极9和P-FET漏极10欧姆接触的材料，采用剥离工艺并进行退火，分别在第一p-GaN层71，第二p-GaN层72表面开孔处形成P-FET源极9与P-FET漏极10； 步骤9：采用低温介质淀积技术在P-FET源极9和P-FET漏极10之间的第一SiNx钝化层81上表面、第二SiNx钝化层82上表面、第一GaN帽层51上表面淀积栅介质13，同时刻蚀去除第三SiNx钝化层83； 步骤10：在栅介质13上淀积形成P-FET栅极14所需的肖特基金属，在第三p-GaN层73上淀积形成N-FET栅极15所需的肖特基金属，采用剥离工艺后形成P-FET栅极14和N-FET栅极15； 步骤11：在第一异质结与第二异质结之间的凹槽中淀积钝化层16，在钝化层16上淀积第一金属17，第一金属17的两端分别延伸至部分P-FET漏极10上表面与N-FET漏极12上表面； 步骤12：淀积钝化层18覆盖整个器件表面，在钝化层18上淀积第二金属19，第二金属19的两端分别与P-FET栅极14的部分上表面以及N-FET栅极15间的上表面连接。

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