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龙图腾网获悉上海科技大学申请的专利一种始终线性放电和减少数字步骤的D6T存内计算加速器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115658009B 。

龙图腾网通过国家知识产权局官网在2025-08-22发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211285251.X，技术领域涉及：G06F7/544；该发明授权一种始终线性放电和减少数字步骤的D6T存内计算加速器是由张宏图;束宇豪;哈亚军设计研发完成，并于2022-10-20向国家知识产权局提交的专利申请。

本一种始终线性放电和减少数字步骤的D6T存内计算加速器在说明书摘要公布了：本发明公开了一种始终线性放电和减少数字步骤的D6T存内计算加速器。在本发明所公开的存内计算加速器中，提出了三种有效技术：1一个解耦合的6TD6T位单元，能在0.4V下可靠运行并在0.26V情况下待机，支持解耦合双端口的并行处理；2一种始终线性放电卷积机制ALDCM，它不仅能够降低位线电压，而且还能在位线的整个电压范围内始终保持线性计算；3偏置电压时间转换器BVTC的旁路减少了数字步骤，但在低电压下仍保持高能效和计算密度。存内计算加速器的测量结果显示，其平均能效为8918TOPSW8b×8b，55nmCMOS工艺的平均计算密度为38.6TOPSmm28b×8b。

本发明授权一种始终线性放电和减少数字步骤的D6T存内计算加速器在权利要求书中公布了：1.一种始终线性放电和减少数字步骤的D6T存内计算加速器，所述D6T存内计算加速器的宏模块包括数字旁路和模拟旁路，由D6T位元组成的D6T阵列作为数字旁路和模拟旁路的公共区域，实现了存内计算，其特征在于： 每个D6T位元同时支持常规内存模式和IMC模式，包括：一个写数据晶体管N1，用于通过字线WWL及位线WBL将逻辑“0”和“1”写入存储节点QB；一个晶体管P1，用于维持逻辑“1”，使存储节点QB的“1”直接连接到VDD；由一个晶体管P2及一个晶体管N4组成的反相器，用于提供晶体管P1的栅极电压，并且用于增加存储节点QB的寄生电容；解耦合的读晶体管N2、N3，向外提供双解耦端口，读晶体管N2、N3还能分别独立用于卷积计算；用于给出选通读晶体管N2、N3的选通信号的选通信号线S1、S2；用于读数据或获得卷积结果的位线RBL1、RBL2； 通过始终线性放电卷积机制降低了位线电压，但在位线的整个电压范围内保持线性计算：假设时域输入的最长脉冲宽度为T，宏模块在T2+δT处采样卷积电压，其中，δT为ps级延迟：如果卷积电压VH-VL2，VH表示位线预充电压，VL表示位线经过晶体管放电的最小电压，通过电压源将电容顶板升压至VH-VL2，使被放电的位线RBL1和RBL2电压重新回到一个高的电压，保持足够的Vds，使位线上进行卷积的读晶体管N2、N3维持为恒流源；否则，关闭电压源并继续计算； 在始终线性放电卷积机制中，每条位线RBL1、RBL2连接255C0电容结构的MOM电容用于多位符号计算，其中，C0为单位电容，每组255C0之间分布了可灵活配置的开关，这些开关能够在不同的位线RBL1和RBL2之间进行电容的重组，进行电荷重新分配，实现不同位之间的运算，位线RBL1和RBL2上的卷积结果进入255C0电容结构中进行电荷重分配，接着通过ReLU电路获得激活结果，该激活结果作为偏置电压时间转换器旁路的采样输入； 每行D6T位元阵列都有一个偏置电压时间转换器，用于采集卷积以及ReLU电路的激活结果，激活结果被采样到偏置电压时间转换器的Csamp电容中保持或者去产生一个时间信号，这个时间信号重新输入到D6T位元阵列中进行卷积。

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