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龙图腾网获悉江苏集萃智能集成电路设计技术研究所有限公司申请的专利一种单时钟控制高速比较器电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114257222B 。

龙图腾网通过国家知识产权局官网在2025-08-22发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202111602066.4，技术领域涉及：H03K5/24；该发明授权一种单时钟控制高速比较器电路是由宋佳音;杨中;付江铎;杨浩涵;陈文亚;黄一斌;樊晓华设计研发完成，并于2021-12-24向国家知识产权局提交的专利申请。

本一种单时钟控制高速比较器电路在说明书摘要公布了：本发明公开了一种单时钟控制高速比较器电路，其可满足比较器的高速应用环境需求，同时可降低功耗和输入噪声，该比较器电路包括动态放大电路模块、比较决策电路模块、输出寄存模块，动态放大电路模块的输入端连接时钟信号CLK，动态放大电路模块的输出端依次连接比较决策电路模块、输出寄存模块，动态放大电路模块包括若干控制单元，控制单元由若干MOS管组成，通过控制单元的充放电实现输入电压信号的放大，比较决策电路模块包括交叉耦合反相器对，用于提供正反馈结构，并对动态放大电路输出的信号再次放大和隔离，输出寄存模块包括锁存器，用于暂存输出信号。

本发明授权一种单时钟控制高速比较器电路在权利要求书中公布了：1.一种单时钟控制高速比较器电路，包括动态放大电路模块、比较决策电路模块、输出寄存模块，其特征在于，所述动态放大电路模块的输入端连接时钟信号CLK，所述动态放大电路模块的输出端依次连接所述比较决策电路模块、所述输出寄存模块； 所述动态放大电路模块包括若干控制单元，所述控制单元由若干MOS管组成，通过所述控制单元的充放电实现输入电压信号的放大； 所述比较决策电路模块包括交叉耦合反相器对，用于提供正反馈结构，并对所述动态放大电路输出的信号再次放大和隔离； 所述输出寄存模块包括锁存器，用于暂存输出信号； 所述比较决策电路模块还包括中间传输级、决策加速单元，所述中间传输级的输入端连接所述动态放大电路中的输出信号N3、N4，所述中间传输级的输出端依次连接所述交叉耦合反相器对、决策加速单元，所述中间传输级用于对所述输出信号N3、N4进行一次放大，所述交叉耦合反相器对用于所述中间传输级输出的信号再次放大和隔离，所述决策加速单元包括尾电流源、脉冲分配控制单元，所述尾电流源用于给所述交叉耦合反相器对提供电流，所述脉冲分配控制单元用于分配脉冲信号； 所述中间传输级包括MOS管MP7、MP8，所述交叉耦合反相器包括MOS管MP5、MN5、MP6、MN6，所述决策加速单元包括MOS管MN7~MN12，所述MOS管MP7、MP8、MP5、MP6的源极均连接电压源VDD，所述MOS管MP7、MN11、MN7的基极连接后与所述输出信号N3连接，所述MOS管MP8、MN11、MN8的基极连接后与所述输出信号N4连接，所述MOS管MN7、MN11、MN8、MN12的源极均连接电压源VSS，所述MOS管MN11的漏极连接所述MOS管MN9的源极，所述MOS管MN9、MP7、MP5、MN5的漏极与所述MOS管MP6、MN6的基极连接并输出信号N6，所述MOS管MP6、MN6、MP8、MP10的漏极与所述MOS管MP5、MN5的基极连接并输出信号N5，所述MOS管MN6的源极与所述MOS管MN8的漏极连接，所述MOS管MN9、MN10的基极分别连接时钟信号CLK1； 所述高速比较器电路还包括时钟电路，所述时钟电路包括延迟单元、反相器和与门，所述延迟单元、第三反相器、与门依次串联连接，所述延迟单元的输入端1端口连接所述时钟电路的第一时钟信号端，所述与门的输出为所述时钟电路的第二时钟信号端，所述第一时钟信号端输出时钟信号CLK，所述第二时钟信号端输出时钟信号CLK1。

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