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龙图腾网获悉珠海硅芯科技有限公司申请的专利堆叠芯片架构建模方法及堆叠芯片架构建模系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN120278096B 。

龙图腾网通过国家知识产权局官网在2025-08-26发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510761131.X，技术领域涉及：G06F30/33；该发明授权堆叠芯片架构建模方法及堆叠芯片架构建模系统是由赵毅;许安杰;刘敏;黄杰英;李少白;莫晓霖;陈钰文;胡坤梅设计研发完成，并于2025-06-09向国家知识产权局提交的专利申请。

本堆叠芯片架构建模方法及堆叠芯片架构建模系统在说明书摘要公布了：本发明提供一种堆叠芯片架构建模方法及堆叠芯片架构建模系统，该方法包括将待建模的片上芯片划分成多个芯粒；采用三级联合建模的方式对芯片进行建模，分别执行芯粒级建模、介质层级建模和基板级建模；根据关键路径的时序、总线长和超长路径的因素对各芯粒的摆放位置进行排布；根据芯粒内部和外部的连接关系，并根据芯粒的内网表和外网表的权重或者用户输入信息对芯粒内部元件的位置进行优化，并调整各元件映射的微凸点的位置；基于各芯粒的排布位置进行自动布线，并拆除布线中存在冲突的网络，对拆除布线的区域进行迷宫布线，并寻找最优布线路径。该系统用于实现上述的方法。本发明提供一站式的芯片设计EDA工具，并可以提高芯片的设计精度。

本发明授权堆叠芯片架构建模方法及堆叠芯片架构建模系统在权利要求书中公布了：1.堆叠芯片架构建模方法，其特征在于，包括： 将待建模的片上芯片划分成多个芯粒； 采用三级联合建模的方式对芯片进行建模：在芯粒级建模时，对每个分割后的裸片进行建模，根据网表的连接关系对所述芯粒内部元件进行摆放；在介质层级建模时，根据空闲区域的因素对介质层进行建模，并确定所述介质层的尺寸；在基板级建模时，根据空闲区域的因素对基板进行建模； 根据关键路径的时序、总线长和超长路径的因素对各所述芯粒的摆放位置进行排布； 根据所述芯粒内部和外部的连接关系，并根据所述芯粒的内网表和外网表的权重或者用户输入信息对所述芯粒内部元件的位置进行优化，并调整各所述元件映射的微凸点的位置； 基于各所述芯粒的排布位置进行自动布线，并拆除布线中存在冲突的网络，对拆除布线的区域进行迷宫布线，并寻找最优布线路径； 采用三级联合建模的方式对芯片进行建模的过程中，在介质层级建模时或者基板级建模时，如确认在芯粒级建模时各所述芯粒内部元件的摆放不合理，则重新执行芯粒级建模的步骤，并依据重新执行的芯粒级建模的结果重新执行介质层级建模和基板级建模； 上述芯粒的划分、芯片排布和自动布线的操作均在一套EDA工具中实现。

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