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龙图腾网获悉电子科技大学;北京遥感设备研究所申请的专利一种基于1T1R忆阻器和原位计算的二值神经网络加速系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN117313810B 。

龙图腾网通过国家知识产权局官网在2025-08-26发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202311181942.X，技术领域涉及：G06N3/063；该发明授权一种基于1T1R忆阻器和原位计算的二值神经网络加速系统是由刘洋;潘瑞城;白剑;张逍洋;王俊杰设计研发完成，并于2023-09-13向国家知识产权局提交的专利申请。

本一种基于1T1R忆阻器和原位计算的二值神经网络加速系统在说明书摘要公布了：本发明公开了一种基于1T1R忆阻器和原位计算的二值神经网络加速系统，涉及半导体集成电路和神经网络领域。本发明利用了1T1R忆阻器阵列中忆阻器的存储特性，并设计了原位计算计数器电路和对应的输入数据编码方法，通过存内计算的结构对二值神经网络进行加速。因为本发明不包含ADC结构，所以在对网络进行加速的同时也具有高可靠性。相较于传统的忆阻器村内计算加速器，本发明不仅只需要用到忆阻器的两个状态，具有很高的硬件实现性，而且无ADC结构，具有更高的集成度和可靠性。本发明可以应用于高实时性的目标识别、图像分类、点云分类、语义分割、自然语言处理、人体姿态估计。

本发明授权一种基于1T1R忆阻器和原位计算的二值神经网络加速系统在权利要求书中公布了：1.一种基于1T1R忆阻器和原位计算的二值神经网络加速系统，其特征在于，包括如下模块：忆阻器阵列模块、忆阻器读写电路模块、原位计算计数器模块、数据输入模块、移位器和加法器模块、通信模块、控制器模块； 其中，数据输入模块、移位器和加法器模块、通信模块、控制器模块位于FPGA中；二值神经网络的权重通过上位机发送到通信模块，通信模块再将二值神经网络的权重数据发送至忆阻器读写电路模块，然后忆阻器读写电路模块将权重载入到忆阻器阵列模块中；上位机将二值神经网络运算的输入数据发送至数据输入模块，数据输入模块将二值神经网络运算的输入数据转换为WL信号并输入到忆阻器阵列模块中，从而控制忆阻器阵列中与忆阻器连接的MOS管的打开与关闭；忆阻器阵列模块既用于存储二值神经网络的权重，又参与二值神经网络的运算，通过忆阻器阵列模块进行乘法运算，乘法运算的结果通过BL信号输出给原位计算计数器模块，原位计算计数器模块负责完成矩阵运算中的加法运算，进行加操作或者减操作，然后将运算结果发送给通信模块，通信模块将运算结果发送给移位器和加法器模块，移位器和加法器模块将输入中每个bit的运算结果进行移位和累加后，将结果发送给通信模块，再通过通信模块发送给上位机； 控制器模块负责控制FPGA中的数据输入模块、移位器和加法器模块、通信模块的启动； 数据输入模块由多个D触发器与数个逻辑门组成，输入为时钟信号，将需要发送给忆阻器阵列的输入数据输出为WL信号，D触发器的数量与WL信号的数量相同，D触发器与数个逻辑门构成的组合电路用于生成WL信号，以实现每个时钟周期都使一个输入数据为1对应的WL信号拉高一个周期，且输入数据为0对应的WL信号不拉高；当数据输入模块最左端D触发器输入端拉高一个周期后，所有输入为1的WL信号也会依次分时拉高一个周期；如果与WL信号相连的忆阻器的权重为+1，则当WL信号拉高时，该忆阻器对应的BL信号也会拉高，如果与WL信号相连的忆阻器的权重为-1，则当WL信号拉高时，该忆阻器对应的BL信号会拉低；设WL信号共有n个，与WLk信号和BLm信号相连的忆阻器存储的权重为Wk m，与WLk信号对应的输入为Xk，其中，m是列标记，k是行标记，则BLm信号对应的运算结果OUTm，如公式1所示：

如需购买、转让、实施、许可或投资类似专利技术，可联系本专利的申请人或专利权人电子科技大学;北京遥感设备研究所，其通讯地址为：611731 四川省成都市高新区（西区）西源大道2006号；或者联系龙图腾网官方客服，联系龙图腾网可拨打电话0551-65771310或微信搜索“龙图腾网”。