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龙图腾网获悉灿芯半导体(苏州)有限公司申请的专利一种PVT稳定的逐次逼近型模数转换器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN120357902B 。

龙图腾网通过国家知识产权局官网在2025-09-02发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510843429.5，技术领域涉及：H03M1/46；该发明授权一种PVT稳定的逐次逼近型模数转换器是由林志伦;段江昆;郭依静设计研发完成，并于2025-06-23向国家知识产权局提交的专利申请。

本一种PVT稳定的逐次逼近型模数转换器在说明书摘要公布了：本发明公开了一种PVT稳定的逐次逼近型模数转换器，属于模数转换器设计技术领域，该模数转换器由开关电容DAC模块、比较器、逐次逼近逻辑电路和延时调节电路构成；其中，开关电容DAC模块IDAC接收差分输入信号Vip，Vin以及参考电平Vrefp，Vrefn；开关电容DAC模块的电容顶板输出电压Vcp，Vcn分别连接到比较器ICMP的正、负输入端中。本发明通过自动检测剩余转换时间、调节延时的方式兼容了PVT工艺角、电源电压、温度最快跟最慢的情况，可以解决传统的设计中为了兼容最快跟最慢的情况，会将最慢情况刚好用满整个转换时间，整体给开关电容DAC的驱动以及参考电平产生电路加入额外的功耗跟去耦弥补最快情况下开关电容DAC建立时间问题。

本发明授权一种PVT稳定的逐次逼近型模数转换器在权利要求书中公布了：1.一种PVT稳定的逐次逼近型模数转换器，其特征在于，该模数转换器由开关电容DAC模块、比较器、逐次逼近逻辑电路和延时调节电路构成； 其中，开关电容DAC模块IDAC接收差分输入信号Vip，Vin以及参考电平Vrefp，Vrefn；开关电容DAC模块的电容顶板输出电压Vcp，Vcn分别连接到比较器ICMP的正、负输入端中；比较器的正、负输出信号为Q，QB作为输入信号连接到逐次逼近逻辑电路中；逐次逼近逻辑电路的延时电路产生比较器的输入时钟CMP_CK输入到比较器的输入端，逐次逼近逻辑电路根据比较器的结果逐步输出开关电容阵列的控制信号Dac_ctln-1:0；同时，逐次逼近逻辑电路输出复位信号rst_syn以及经过延时的转换完成信号finish_dly到延时调节电路；延时调节电路输出经过调节后的比较器时钟延时控制信号dly_out2:0到逐次逼近逻辑电路的延时电路中，控制比较时钟的延时档位；逐次逼近逻辑电路输出最终的模数转换数字信号Doutn-1:0； 所述延时调节电路根据逐次逼近逻辑电路输出的经过延时的转换完成信号finish_dly与输入时钟ckdff进行比对； 其中，输入时钟ckdff与整个模数转换器的采样时钟同频同相位，采样阶段输入时钟ckdff为高电平，转换阶段输入时钟ckdff为低电平； 当逐次逼近转换完成后还有冗余时间时，延时调节电路将增加输入的延时控制信号dly_out2：0的档位，利用上前述的冗余时间，以此来缓解在快的PVT情况下开关电容DAC的建立压力，从而可以减小开关电容DAC的驱动压力以及参考电平产生电路的功耗； 所述延时调节电路包括D触发器I11，I13，I15，I17，I20，I21，I25，I27，I29，I31和I33、反相器I12，I14，I16，I18，I26，I28，I30，I32和I34、或非门I19，I39、与非门I37，I38、与门I40、或门I36，I41，I42，I43、加法器I22，I23，I24和延时单元I35； 其中，finish_dly线连接到D触发器I11的CK端，D触发器I11的输出D端经过反相器I12连接到I11的输入Q端以及D触发器I13的CK端；D触发器I13的输出D端经过反相器I14连接到I13的输入Q端以及D触发器I15的CK端；D触发器I15的输出D端经过反相器I16连接到D触发器I15的输入Q端、D触发器I17的CK端以及或非门I19的其中一个输入端；D触发器I17的输出D端经过反相器I18连接到D触发器I17的输入Q端以及或非门I19的另外一个输入端； 所述D触发器I11，I13，I15和I17的复位端R端皆连接到cnt_rst；输入时钟ckdff线连接到D触发器I25的CK端，D触发器I25的D端连接信号ckcnt0经过反相器I26连接到D触发器I25的Q端以及D触发器I27的CK端；D触发器I27的输出D端连接信号ckcnt1经过反相器I28连接到D触发器I27的Q端，以及D触发器I29的CK端；D触发器I29的输出D端连接信号ckcnt2经过反相器I30连接到D触发器I29的Q端，以及D触发器I31的CK端；D触发器I31输出D端连接信号ckcnt3经过反相器I32连接到D触发器I31的Q端，以及D触发器I33的CK端；D触发器I33输出D端连接信号ckcnt4经过反相器I34连接到D触发器I33的Q端；信号ckcnt0，ckcnt1分别连接到与非门I37的两个输入端；信号ckcnt2，ckcnt3分别连接到与非门I38的两个输入端；与非门I37和I38的输出端分别连接到或非门I39的两个输入端；或非门I39的输出端以及输入时钟ckdff分别连接到与门I40的两个输入端；D触发器I25，I27，I29，I31和I33的复位端皆连接到cnt_rst信号上；信号ckcnt4连接到延时单元I35的输入端A端，经过逻辑单元I35的输出端O端连接到或门I36的其中一个输入端，或门I36的另外一个输入端连接到rst_syn上，或门I36的输出端连接到信号cnt_rst中； 所述或非门I19的输出连接到D触发器I20的Q端；与门I40的输出端连接到D触发器I20的CK端；D触发器I20的输出端D端连接到D触发器I21的Q端；D触发器I21的D端连接到加法器I22的A端，D触发器I21的CK端连接到输入信号ck端；D触发器I20，I21的复位端R端皆连接到rst_syn中；加法器I22，I23和I24的B端分别输入原始延时控制信号dly_in2:0；加法器I22的CO端连接到加法器I23的A端，加法器I23的CO端连接到加法器I24的CO端；加法器I22，I23和I24的S端分别连接到或门I41，I42和I43的输入端；加法器I24的CO端连接到或门I41，I42和I43的另一个输入端；或门I41，I42和I43的输出端分别输出延时控制信号dly_out2:0。

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