买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

龙图腾网获悉泉城省实验室;山东大学申请的专利一种面向FPGA神经网络加速器的实时性分析方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116128033B 。

龙图腾网通过国家知识产权局官网在2025-09-09发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310245213.X，技术领域涉及：G06N3/063；该发明授权一种面向FPGA神经网络加速器的实时性分析方法是由鞠雷;江潇;张伟设计研发完成，并于2023-03-15向国家知识产权局提交的专利申请。

本一种面向FPGA神经网络加速器的实时性分析方法在说明书摘要公布了：本发明涉及一种面向FPGA神经网络加速器的实时性分析方法，属于实时系统技术领域，包括以下步骤：对FPGA片上系统进行预分析，获取DPU部署信息；根据不同硬件部件的原理，提取出会对FPGA片上系统的CNN推理产生影响的硬件因素，并通过实验验证，建立系统硬件模型和DPU执行模型；根据模型建立通用化公式，构建FPGA片上系统的通用共享总线仲裁和内存访问争用模型。通过实验测量出通用共享总线仲裁和内存访问争用模型中的参数最坏情况的取值；将参数值代入模型公式中，根据FPGA片上系统硬件模型，静态分析出每个CNN推理的最坏执行时间界限。本申请考虑了多DPU部署环境下的FPGA片上系统，是对于多核异构系统的静态实时性分析的进一步尝试。

本发明授权一种面向FPGA神经网络加速器的实时性分析方法在权利要求书中公布了：1.一种面向FPGA神经网络加速器的实时性分析方法，其特征在于，包括步骤如下： 通过实验测量出通用共享总线仲裁和内存访问争用模型中的参数最坏情况的取值； 将参数值代入模型公式中，根据FPGA片上系统硬件模型，静态分析出每个CNN推理的最坏执行时间界限； 构建FPGA片上系统的通用共享总线仲裁和内存访问争用模型的方法，包括以下步骤： 对FPGA片上系统进行预分析，获取DPU部署信息； 根据不同硬件部件的原理，提取出会对FPGA片上系统的CNN推理产生影响的硬件因素，并通过实验验证，建立系统的硬件模型和DPU的执行模型； 根据模型建立通用化公式，构建FPGA片上系统的通用共享总线仲裁和内存访问争用模型； 建立通用化公式具体为： 步骤一：根据DPU执行模型，得到通用的DPU推理时间总体计算公式： Ttotal＝max{TR,TINS+TW}+TELAB TELAB被看作一个恒定值计算，对其他三个阶段进行分析，有如下计算方法： 其中，Ttrsf指的是所有事务的传输时间之和；而Twait指的是因为和其他DPU之间的冲突而产生的事务等待时间； 步骤二：根据AXI读写规范以及DPU原理得到传输时间的计算方法； 数据和指令的读写都通过AXI事务完成，一个AXI事务包括了多次AXI传输；一个完整的读事务包括一个读地址请求，以及多个数据的传回；一个完整的写事务包括一个写地址请求，多个数据的写入，以及一个写入返回；记一个地址请求的传输时间为对于写事务，这里的传输时间包括写入返回；记一个数据的读写时间为记不同的PL-PS接口所需要的读写时间为这些时间作为参数都可以通过实验测出； 对于DPU的读指令阶段，传输时间计算方法如下： 其中，NINS表示一次CNN推理的读指令事务总数量，ΔINS表示一次CNN推理的指令总数量； 对于DPU的读写数据阶段，传输时间计算方法如下： 其中，和分别表示一次CNN推理过程中两个数据接口所发出的读写数据事务总数量，和分别表示一次CNN推理过程中经过两个数据接口的数据总数量； 步骤三：根据FPGASoC硬件模型以及AXI互连和DDR的仲裁原理得到等待时间的计算方法； 建立一个通用的n:1互连模型，假设AXI互连上有n个主接口与一个从接口，则对于DPUDa所发出的一个读写事务，假设这个事务通过AXI互连的第i个端口传输，它在这个AXI互连上所需要等待的最多事务数通过如下方法计算： 这里用表示第j个端口中的总事务数量；这里用表示第j个端口中来自DPUDa的事务数量。

如需购买、转让、实施、许可或投资类似专利技术，可联系本专利的申请人或专利权人泉城省实验室;山东大学，其通讯地址为：250100 山东省济南市历城区经十东路国家超算济南中心科技园；或者联系龙图腾网官方客服，联系龙图腾网可拨打电话0551-65771310或微信搜索“龙图腾网”。