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龙图腾网获悉电子科技大学申请的专利基于静态分段补偿方法的近似二进制乘法器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115826913B 。

龙图腾网通过国家知识产权局官网在2025-09-12发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211373911.X，技术领域涉及：G06F7/533；该发明授权基于静态分段补偿方法的近似二进制乘法器是由贺雅娟;侯博文;彭泽阳;王梓霖;张竣朋;张波设计研发完成，并于2022-11-04向国家知识产权局提交的专利申请。

本基于静态分段补偿方法的近似二进制乘法器在说明书摘要公布了：本发明提出的基于静态分段截断补偿方法的近似二进制乘法器结构，考虑了乘法器输入的分布规律而进行分段，在乘法器输入高位冗余概率较大的情况下将冗余部分积截断，降低了硬件资源消耗并很好的保持了精度；在乘法器输入高位不冗余的概率较大的情况下，在截断低有效位的部分积后进行了基于部分积的概率分析的误差补偿电路设计，使其适用于通用的可容错应用场景。并且在两种情况下，乘法器输入经过部分积生成电路产生的部分积输入到同样的进一步采用了截断补偿方法的部分积压缩电路中，而不需要两种情况使用不同的部分积压缩电路，实现了资源的共享从而降低了硬件资源消耗，保证了本发明在大部分应用场景中实现了电路硬件性能和精度很好的折中。

本发明授权基于静态分段补偿方法的近似二进制乘法器在权利要求书中公布了：1.基于静态分段补偿的近似二进制乘法器，其特征在于，包括部分积生成模块、部分积压缩模块和加法器模块； 所述部分积生成模块用于对乘数进行编码并根据编码信号对被乘数进行解码来生成部分积阵列； 所述部分积压缩模块用于对部分积阵列进行压缩，最终压缩为两行部分积； 所述加法器模块将压缩得到的两行部分积相加得到所述近似二进制乘法器的输出； 所述部分积生成模块采用基-4Booth编码的方法，具体为：将乘数静态地分为多个编码位段，进行冗余位判断并选择出有效位段进行Booth编码，其余位段被截断；所述冗余位判断的方式是判断最高编码位段是否冗余，定义乘数被分为4个编码位段进行编码，用m3到m0表示，则判断m3是否为全1或全0，如果是，则最高编码位段冗余，将m3截断，m2到m0参加到Booth编码过程中，否则，将m0截断，m3到m1参加到Booth编码过程中； 所述部分积压缩模块对经Booth编码生成的部分积阵列进行截断补偿后进行压缩，分为最高编码位段冗余和不冗余两种情况，具体为： 对于8×8有符号数基-4Booth乘法器，完整的部分积阵列共有4行16列； 若最高编码位段冗余，在部分积阵列中就是第4行被截断，此时剩余部分积阵列包括部分积前3行以及每行包含的部分积拓展位和符号补偿位； 若最高编码位段不冗余，在部分积阵列中就是第1行被截断，在部分积阵列的第2行部分积的第11，12，13列分别补偿，和，等于该部分积行最高位的部分积，是的非，此时剩余的部分积阵列与最高编码位段冗余情况下相同，包括部分积前3行以及每行包含的部分积拓展位和符号补偿位； 对部分积前3行以及每行包含的部分积拓展位组成的剩余部分积阵列继续进行截断补偿，剩余部分积阵列包括3行14列，此时不再区分最高编码位段冗余和不冗余两种情况，将部分积阵列的低4列部分积以及属于第3行部分积的符号补偿位全部截断，第5列部分积的第1行和第2行处共2个部分积输入一个或门，输出到第6列部分积阵列中参与后续压缩过程，第5列部分积的第3行处的部分积直接移到第6列部分积阵列中参与后续压缩过程。

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