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龙图腾网获悉中国科学院微电子研究所申请的专利一种高效实现伪DDR信号跨时钟域的电路、方法和电子设备获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115035929B 。

龙图腾网通过国家知识产权局官网在2025-10-03发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210731207.0，技术领域涉及：G11C11/4076；该发明授权一种高效实现伪DDR信号跨时钟域的电路、方法和电子设备是由杨建国;程锦辉设计研发完成，并于2022-06-24向国家知识产权局提交的专利申请。

本一种高效实现伪DDR信号跨时钟域的电路、方法和电子设备在说明书摘要公布了：本发明公开一种高效实现伪DDR信号跨时钟域的电路、方法和电子设备，涉及电路设计技术领域，电路包括：芯片端高频时钟域模块、设置在芯片端高频时钟域模块上的多个跨时钟域模块，以及和多个跨时钟域模块连接的主机端低频时钟域模块；每个跨时钟模块包括低频向高频传输子模块和高频向低频传输子模块，低频向高频传输子模块的一端和芯片端高频时钟域模块连接，另一端和主机端低频时钟域模块连接，高频向低频传输子模块的一端和芯片端高频时钟域模块连接，另一端和主机端低频时钟域模块连接；可以同时处理单周期与多周期信号之间的同步跨时钟域传播等高时序要求的场景，避免了亚稳态的多域传播，提高了电路的稳定性与可靠性。

本发明授权一种高效实现伪DDR信号跨时钟域的电路、方法和电子设备在权利要求书中公布了：1.一种高效实现伪DDR信号跨时钟域的电路，其特征在于，所述电路包括： 芯片端高频时钟域模块、设置在所述芯片端高频时钟域模块上的多个跨时钟域模块、和多个所述跨时钟域模块连接的主机端低频时钟域模块、以及多个存储器模块； 所述存储器模块设置在所述芯片端高频时钟域模块上，多个所述存储器模块分别和每个所述跨时钟域模块一一对应连接； 每个所述跨时钟域模块包括低频向高频传输子模块和高频向低频传输子模块，所述低频向高频传输子模块的一端和所述芯片端高频时钟域模块连接，另一端和所述主机端低频时钟域模块连接，所述高频向低频传输子模块的一端和所述芯片端高频时钟域模块连接，另一端和所述主机端低频时钟域模块连接； 所述低频向高频传输子模块用于，在接收到所述主机端低频时钟域模块发出写操作指令对应的写控制信号和写数据信号的情况下，将所述写控制信号和所述写数据信号分别从低频时钟域调整到高频时钟域，并对调整后的所述写控制信号和所述写数据信号进行同步对齐处理，将同步对齐处理后的所述写控制信号和所述写数据信号发送至所述芯片端高频时钟域模块； 所述低频向高频传输子模块包括异步先入先出控制信号传输单元和数据信号传输单元，所述异步先入先出控制信号传输单元的一端和所述芯片端高频时钟域模块连接，另一端和所述主机端低频时钟域模块连接，所述数据信号传输单元的一端和所述芯片端高频时钟域模块连接，另一端和所述主机端低频时钟域模块连接； 所述数据信号传输单元用于，在接收到所述主机端低频时钟域模块发出所述写操作指令对应的写数据信号的情况下，根据预先设置的第二传输深度值，确定每次传输对应的写数据传输信号，将所述写数据传输信号存储在对应的所述存储器模块中，直至传输次数达到所述第二传输深度值，将所有的所述写数据传输信号按照存储写入的顺序从所述数据传输单元依次读出； 所述高频向低频传输子模块用于，在接收到所述主机端低频时钟域模块发出读操作指令对应的读数据信号的情况下，基于所述读数据信号完成对应数据的读取。

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