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龙图腾网获悉天津大学申请的专利一种基于FPGA的快速互素谱分析系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119804980B 。

龙图腾网通过国家知识产权局官网在2025-10-03发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510187350.1，技术领域涉及：G01R23/167；该发明授权一种基于FPGA的快速互素谱分析系统是由吕卫;杨晨;黄翔东设计研发完成，并于2025-02-20向国家知识产权局提交的专利申请。

本一种基于FPGA的快速互素谱分析系统在说明书摘要公布了：本发明公开了一种基于FPGA的快速互素谱分析系统，包括下列处理过程：初始化：对频谱检测的参数进行设定，根据设定参数设计卷积窗滤波器组，对计算中所需的滤波器系数以及旋转因子进行定点量化与拼接，保存至预定ROM中；多相滤波阶段；IDFT一阶段：对多相滤波结果进行第一次顺序变换，同时读出旋转因子，调用调用复数乘法累加器组，完成IDFT一阶段计算，保存结果；IDFT二阶段：对IDFT一阶段计算结果进行第二次顺序变换，同时读出旋转因子，调用复数乘法累加器组，完成IDFT二阶段计算，将计算结果进行第三次顺序变换，保存至存储区中；互相关阶段，输出最终的功率谱。

本发明授权一种基于FPGA的快速互素谱分析系统在权利要求书中公布了：1.一种基于FPGA的快速互素谱分析系统，包括下列处理过程： 步骤一，初始化：对频谱检测的参数进行设定，根据设定参数设计卷积窗滤波器组，对计算中所需的滤波器系数以及旋转因子进行定点量化与拼接，保存至预定ROM中，方法如下：设定频谱检测上限等效奈奎斯特频率，设定互素整数对和和频谱分辨率，根据参数、设计卷积窗滤波器组；对滤波器系数进行定点量化，对于上通道，每个数据进行拼接；对于下通道，每个数据进行拼接，分别生成、、、点的旋转因子； 在上、下通道分别构造M、N个复数乘法累加器，以备全局各阶段调用；将上通道的多相滤波器系数、下通道多相滤波器系数分别存入预定ROM中；将上通道的M1点的IDFT系数、M2点的IDFT系数存入预定ROM中, 将下通道的N1点的IDFT系数、N2点的IDFT系数存入预定ROM中； 步骤二，多相滤波阶段： 将采样数据写入多相分解数据缓存，对上下通道采样数据和进行速率转换，分别被分解为M路子数据流和N路子数据流；读出多相分解数据和滤波器系数，调用复数乘法累加器组，完成多相滤波计算，保存结果，方法如下： 多相分解数据缓存：在上通道，对互素欠采样串行高速数据流转换为M路并行低速数据流,…, ，缓存至RAM中；同样地，在下通道，对互素欠采样串行高速数据流转换为N路并行低速数据流，缓存至RAM； 调用上通道M个复数乘法累加器，使之馈入对应低速数据流和相应的多相滤波器系数， 将两者完成乘累加后的滤波输出结果存入存储区1，m=0,…,M‑1； 调用下通道N个复数乘法累加器，使之馈入对应低速数据流和相应的多相滤波器系数，将两者完成乘累加后的滤波输出结果存入存储区2，m=0,…,N‑1； 步骤三， IDFT一阶段：对多相滤波结果进行第一次顺序变换，同时读出旋转因子，调用调用复数乘法累加器组，完成IDFT一阶段计算，保存结果，方法如下： 在上通道，读取存储区1的滤波结果数据，将之进一步分解为个点的子数据流，对应将M个复数乘法累加器分为组，每组包含个复数乘法累加器；对于组中的每组复数乘法累加器，馈入相应的M1点的IDFT系数，做乘累加运算后，将相应变换结果存入IDFT一阶段输出存储区1； 在下通道，读取存储区2的滤波结果数据，将之进一步分解为个点的子数据流，对应将N个复数乘法累加器分为组，每组包含个复数乘法累加器； 对于组中的每组复数乘法累加器，馈入相应的N1点的IDFT系数，做乘累加运算后，将相应变换结果存入IDFT一阶段输出存储区2； 步骤四，IDFT二阶段：对IDFT一阶段计算结果进行第二次顺序变换，同时读出旋转因子，调用复数乘法累加器组，完成IDFT二阶段计算，将计算结果进行第三次顺序变换，保存至存储区中，方法如下： 在上通道，读取IDFT一阶段存入存储区1的变换输出数据，将之进一步分解为个点的子数据流，对应将M个复数乘法累加器分为组，每组包含个复数乘法累加器，对于组中每组复数乘法累加器，馈入相应的M2点的IDFT系数，做乘累加运算后，将相应计算结果 存入IDFT二阶段输出存储区1； 每次读出IDFT二阶段输出到存储区1中的数据后，存储区1内部的数据进行步长为N的循环移位，同时对其延拓区域进行写数据操作；存储区1的延拓区域包括N个数据寄存器，按顺序与存储区1的第1个寄存器到第N个数据寄存器相连； 每当IDFT二阶段存储区1中写入新数据或者进行内部移位后，将存储区1中的新数据同步写入延拓区域中相连的寄存器；经过拓展后的IDFT二阶段输出存储区1的输出为,其中 其中.M为对M取模运算；在下通道，读取存储区2的变换输出数据，将之进一步分解为个点的子数据流，对应将N个复数乘法累加器分为组，每组包含个复数乘法累加器；对于组中的每组复数乘法累加器，馈入相应的N2点的IDFT系数，做乘累加运算后，将相应变换结果存入IDFT二阶段输出存储区2； 每次读出IDFT二阶段输出存储区2中的数据后，存储区2内部的数据进行步长为M的循环移位，同时对其延拓区域进行写数据操作；存储区2的延拓区域包括M个数据寄存器，其中前N个寄存器按顺序与存储区2的第1个寄存器到第N个数据寄存器相连，存储区2的延拓区域中的第N+1个寄存器到第M个寄存器按顺序与存储区2中的第1个寄存器到第M‑N个寄存器相连； 每当IDFT二阶段存储区2中写入新数据或者进行内部移位后，将存储区2中的新数据同步写入延拓区域中相连的寄存器；经过拓展后的IDFT二阶段输出存储区2的输出为,其中其中.N为对N取模运算； 步骤五，互相关阶段：对上下通道IDFT计算结果分别进行周期延拓，调用复数乘法累加器组对延拓后的上下通道数据进行互相关计算，保存结果；当所有待处理数据的互相关计算完成后，调用CORDIC模块进行求模计算，输出最终的功率谱，方法如下： 同时调用上通道的M个复数乘法累加器和下通道的N个复数乘法累加器，将上通道延拓后的M+N路存储区数据与下通道延拓后的M+N路存储区数据分别馈入如上M+N复数乘法累加器中，做如下互相关运算： ； 将M+N个互相关运算结果存入容量为MN的互相关存储区，当谱序号遍历完所有MN个整数值后，持续调用此M+N个复数乘法累加器，共需进行轮并行互相关运算； 以串行的形式读出互相关输出容量为MN的互相关存储区中的数据，调用CORDIC模块对MN个为复数值的互相关结果做取模运算；首先对输入的复数数据的复坐标进行判断，若实部输入符号位为1、虚部输入符号位为0即对应第2象限，或者实部输入符号位为1、虚部输入符号位为1即对应第3象限，将实部输入和虚部输入同时取反，将复坐标从第2象限修正至第4象限或从第3象限修正至第1象限；若输入数据复坐标位于第1象限或或第4象限，则不做修正；设定CORDIC模块的迭代次数为K，修正后数据先后经过K个CORDIC单元进行坐标变换；对于第n个CORDIC单元，首先判断虚部输入的符号位，若虚部输入符号位为1，则实部输出为实部输入加上右移n位的虚部输入、虚部输出为虚部输入减去右移n位的虚部输入;若虚部输入符号位为0，则实部输出为实部输入减去右移n位的虚部输入、虚部输出为虚部输入加上右移n位的虚部输入；经过16次变换后，最后一个单元的实部输出乘以比例因子即被视为的求模值结果，逐个输出MN个功率谱值。

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