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龙图腾网获悉中国科学院微电子研究所申请的专利一种亚阈值电路时序优化方法及相关装置获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119358487B 。

龙图腾网通过国家知识产权局官网在2025-10-10发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411493413.8，技术领域涉及：G06F30/337；该发明授权一种亚阈值电路时序优化方法及相关装置是由吴玉平;张学连;李志强设计研发完成，并于2024-10-24向国家知识产权局提交的专利申请。

本一种亚阈值电路时序优化方法及相关装置在说明书摘要公布了：本申请公开了一种亚阈值电路时序优化方法及相关装置，优化了亚阈值电路的时序收敛性问题。该方法包括：对亚阈值电路中每个触发器的数据输入和输出路径进行时序分析，识别出其中不满足建立时间要求或者保持时间要求的路径；对于不满足建立时间要求的路径，在组合电路的输出端与触发器的数据输入端之间采用反馈均衡的方式进行时序优化，或者在触发器的时钟输入端采用时钟延时的方式进行时序优化；对于不满足保持时间要求的路径，在组合电路的输出端与触发器的数据输入端之间采用增加输入数据延时的方式进行时序优化；对于不满足保持时间要求且不满足建立时间要求的路径，将其划分为四类子路径，再针对每类子路径进行时序优化。

本发明授权一种亚阈值电路时序优化方法及相关装置在权利要求书中公布了：1.一种亚阈值电路时序优化方法，其特征在于，包括： 对亚阈值电路中每个触发器的数据输入和输出路径进行时序分析，识别出其中不满足建立时间要求或者保持时间要求的路径； 对于不满足建立时间要求但满足保持时间要求的路径：在组合电路的输出端与触发器的数据输入端之间，采用反馈均衡的方式对路径进行时序优化；或者，在触发器的时钟输入端，采用时钟延时的方式对路径进行时序优化；所述组合电路为触发器的数据输入端所连接的、由多个逻辑单元按照特定的逻辑功能连接而成的数字电路； 对于不满足保持时间要求但满足建立时间要求的路径：在所述组合电路的输出端与触发器的数据输入端之间，采用增加输入数据延时的方式对路径进行时序优化； 对于不满足保持时间要求且不满足建立时间要求的路径：将所述路径划分为四类子路径，第一类子路径为不满足建立时间要求但满足保持时间要求的子路径，第二类子路径为不满足保持时间要求但满足建立时间要求的子路径，第三类子路径为不满足保持时间要求且不满足建立时间要求的子路径，第四类子路径为同时满足保持时间要求和建立时间要求的子路径；在仅属于第一类子路径的所有逻辑单元之间，采用反馈均衡的方式对第一类子路径进行时序优化；在仅属于第二类子路径的所有逻辑单元之间，采用增加输入数据延时的方式对第二类子路径进行时序优化；在仅属于第三类子路径的所有逻辑单元之间，采用反馈均衡和增加输入数据延时的方式对第三类子路径进行时序优化。

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