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龙图腾网获悉中国科学院精密测量科学与技术创新研究院申请的专利一种基于移相编码提高PTP时间戳精度的装置及方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119382822B 。

龙图腾网通过国家知识产权局官网在2025-10-10发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411344856.0，技术领域涉及：H04J3/06；该发明授权一种基于移相编码提高PTP时间戳精度的装置及方法是由余钫;徐冉;蔡雯静;胡江涵;高伟;陈智勇;金鑫;秦蕾设计研发完成，并于2024-09-25向国家知识产权局提交的专利申请。

本一种基于移相编码提高PTP时间戳精度的装置及方法在说明书摘要公布了：本发明公开了一种基于移相编码提高PTP时间戳精度的装置，包括第一FPGAPLL模块，第一FPGAPLL模块产生的参考时钟输入第二FPGAPLL模块分相产生N个相位时钟，编码模块从RTC计时模块提取物理层PHY芯片发送接收数据有效信号时的硬件时间戳，并利用参考时钟以及相位时钟对硬件时间戳进行编码，从而产生修正后时间戳。本发明还公开了一种基于移相编码提高PTP时间戳精度的方法，通过FPGA实现时钟分相和编码，从而提高接收端接收时间同步报文的时间戳精度，本发明在不提高时钟频率且节约FPGA逻辑资源的情况下，极大提升了接收端时间戳精度，进而提高PTP时间同步精度。

本发明授权一种基于移相编码提高PTP时间戳精度的装置及方法在权利要求书中公布了：1.一种基于移相编码提高PTP时间戳精度的装置，其特征在于，包括时钟模块1，时钟模块1输出系统输入时钟CLK至第一FPGAPLL模块2，第一FPGAPLL模块2对输入的系统输入时钟CLK分频后生成物理层PHY芯片工作时钟CLK_PHY和参考时钟，参考时钟记为时钟CLK_0；物理层PHY芯片工作时钟CLK_PHY为物理层PHY芯片3提供工作时钟，时钟CLK_0分别输入至第二FPGAPLL模块4、编码模块5以及RTC计时模块6；第二FPGAPLL模块4分相产生N个相位时钟，记为时钟CLK_i，i∈{1，2，…N}，i表示相位时钟的序号；时钟CLK_i也输入编码模块5；物理层PHY芯片3在接收数据报文后产生接收数据有效信号RX_DV至编码模块5，同时，编码模块5从RTC计时模块6提取此时的硬件时间戳，硬件时间戳经编码模块5编码后产生修正后时间戳； 所述相位时钟的总数和相位间隔满足如下公式： 其中，N为相位时钟的总数，且N为正的奇数，为相位间隔； 在所述编码模块5中，时钟CLK_i，i∈{1，2，…N}分别输入编码模块5中对应的D触发器，当各D触发器接收到接收数据有效信号RX_DV上升沿时，各D触发器分别锁存对应时钟的电平值，并暂存到编码模块5的数组寄存器的寄存器数组A中；编码模块5的数组寄存器中还设有二进制的参考数组M；参考数组M输入到编码模块5的移位寄存器中进行N次移位循环，每次移位得到对应的比对数组Mb；当时钟的电平值暂存至寄存器数组A后，寄存器数组A与比对数组Mb输入到编码模块5的FPGA逻辑运算模块并进行匹配，FPGA逻辑运算模块计算修正后时间戳。

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