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龙图腾网获悉浙江大学申请的专利FIFO架构的低复杂度多进制LDPC校验节点更新方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114785354B 。

龙图腾网通过国家知识产权局官网在2025-10-17发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210387312.7，技术领域涉及：H03M13/11；该发明授权FIFO架构的低复杂度多进制LDPC校验节点更新方法是由周烨;钟杰设计研发完成，并于2022-04-13向国家知识产权局提交的专利申请。

本FIFO架构的低复杂度多进制LDPC校验节点更新方法在说明书摘要公布了：本发明提出一种FIFO架构的低复杂度多进制LDPC校验节点更新方法，其中包括，获取校验节点输入数据，将输入数据进行处理得到扩展和矩阵，输入数据为两组长度为N升序排列的对数似然值及其伽罗华域数；将扩展和矩阵划分为四个区域；将四个区域分别存进先入先出存储器FIFO，并将FIFO端口与数值比较器端口直连；给每个FIFO配置一个大小为1比特的寄存器作为标志位，利用标志位寄存器控制FIFO读数进入数值比较器进行比较，保留当前最小值，并更新标志位寄存器；循环该操作，直至获取N个伽罗华域数不重复的最小对数似然值。本发明可以同时在时间复杂度上从ON2下降到在空间复杂度从ON2下降到对推进高吞吐、低资源的多进制LDPC译码器的广泛应用具有重要价值。

本发明授权FIFO架构的低复杂度多进制LDPC校验节点更新方法在权利要求书中公布了：1.一种FIFO架构的低复杂度多进制LDPC校验节点更新方法，其特征在于，包括以下步骤： 获取校验节点输入数据，将所述输入数据进行处理得到扩展和矩阵，所述输入数据为两组长度为N升序排列的对数似然值及其伽罗华域数，其中，所述扩展和矩阵表示为： 每个扩展和矩阵元素SDx,y包括两部分数据，加法结果sx,y和异或结果dx,y，其中，dx,y＝UBx⊕VBy，sx,y＝Ux+Vy，⊕表示逐比特异或，+表示十进制加法，UB,U和VB,V是校验节点更新模块的两组长度为N的输入数据，U和V是两组升序排列的对数似然值，UB和VB是两组与数值大小无关的伽罗华域数； 将所述扩展和矩阵划分为四个区域，其中，所述四个区域分别为M1，M2，M3和M4； 舍弃M4区域，将{M1，M2}和{M1，M3}分别存进n个FIFO，所述FIFO深度为N，并将所述FIFO端口与数值比较器端口直连； 给每个FIFO配置一个大小为1比特的寄存器作为标志位，利用标志位寄存器控制所述FIFO读数进入所述数值比较器进行比较，保留当前最小值，并更新所述标志位寄存器；循环该操作，直至获取N个伽罗华域数不重复的最小对数似然值，其中，更新用于控制所述FIFO读数的所述FIFO标志位xfx和yfy时，当前最小值坐标为x,y，次小值坐标可能为x+1,y和x,y+1，其中，更新标志位的步骤如下： 若xfx+1＝1，yfy+1＝1，则xfx＝0，yfy＝0，同时不读FIFO； 若xfx+1＝1，yfy+1＝0，则yfy＝0，yfy+1＝1，同时读取包含x,y+1位置数据的FIFO； 若xfx+1＝0，yfy+1＝1，则xfx＝0，xfx+1＝1，同时读取包含x+1,y位置数据的FIFO； 若xfx+1＝0，yfy+1＝0，则xfx+1＝1，yfy+1＝1，同时读取包含x+1,y和x,y+1位置数据的FIFO； 标志位寄存器控制FIFO读数的具体方式为，标志位寄存器为1时，读取对应坐标的FIFO，否则不读。

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