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龙图腾网获悉天津津航计算技术研究所申请的专利一种基于FPGA的DMA引擎模块设计方法及系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119557250B 。

龙图腾网通过国家知识产权局官网在2025-10-17发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411699412.9，技术领域涉及：G06F13/32；该发明授权一种基于FPGA的DMA引擎模块设计方法及系统是由代红超设计研发完成，并于2024-11-26向国家知识产权局提交的专利申请。

本一种基于FPGA的DMA引擎模块设计方法及系统在说明书摘要公布了：本发明属于PCIE高速串行接口技术领域，公开了一种基于FPGA的DMA引擎模块设计方法及系统。该系统包括DMA发送引擎模块、DMA接收引擎模块、DMA中断模块。本发明通过预设双通道，以供频率选择或者不同模式选择，通道为全双工模式，传出与传入互不干扰，并完全可控。增加回传比对自检功能，这样能较快速便捷判断当前通道的运行正常与否。本发明提供的DMA发送与接收状态机转移方法可以在使用较少资源的前提下实现更高效的传输。

本发明授权一种基于FPGA的DMA引擎模块设计方法及系统在权利要求书中公布了：1.一种基于FPGA的DMA引擎模块设计系统，其特征在于，该系统包括： DMA发送引擎模块1，通过判断DMA写仲裁请求与读仲裁请求无效状态，以及判断IP核内部缓存空间有效指示信号，执行相应的使能控制模式，并判定流控计数器的二进制计数大小； DMA接收引擎模块2，用于通过判断length信号标志符以及接收错误指示信号标记符，执行接收包TLP包头数据以及接收包TLP数据负载，并存储于存储器； DMA中断模块3，用于通过判断MSI中断使能、legacy中断使能，分别执行相应的读写中断请求信号，以及执行相应的中断应答； DMA发送引擎模块1设计包括： 1等待PCIE链路指示信号拉高； 2DMA写仲裁请求与读仲裁请求无效，DMA写开始信号拉高，缓存数据FIFO数据为非空状态，IP核内部缓存空间有效指示信号为1，总线主控模式使能； 3DMA写仲裁请求与读仲裁请求无效，DMA读开始信号拉高，IP核内部缓存空间有效指示信号为1，总线主控模式使能，非转发模式使能，流控计数器不等于16； 4DMA写仲裁请求与读仲裁请求无效，IP核内部缓存空间有效指示信号为1，bar0读操作请求信号拉高； 5DMA写仲裁请求与读仲裁请求无效，IP核内部缓存空间有效指示信号为1，bar1读操作请求信号拉高； 6发送TIP报文的包头信息，维持一个时钟周期； 7发送TIP报文的包头信息和数据信息，维持一个时钟周期； 8发送TIP报文的数据信息，维持254个时钟周期； 9发送TLP报文的最后一个32bit的数据，并且计算TLP报文的个数，维持一个时钟周期； 10TLP报文发送完成，进入到下一个状态。

如需购买、转让、实施、许可或投资类似专利技术，可联系本专利的申请人或专利权人天津津航计算技术研究所，其通讯地址为：300300 天津市东丽区空港经济区保税路357号；或者联系龙图腾网官方客服，联系龙图腾网可拨打电话0551-65771310或微信搜索“龙图腾网”。

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