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龙图腾网获悉西安交通大学申请的专利基于多相位时钟串化的可重构FFE均衡电路、Serdes发射机及芯片获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119814024B 。

龙图腾网通过国家知识产权局官网在2025-10-17发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411954350.1，技术领域涉及：H03L7/085；该发明授权基于多相位时钟串化的可重构FFE均衡电路、Serdes发射机及芯片是由樊超;黄凌奥;王润辰;张国和设计研发完成，并于2024-12-27向国家知识产权局提交的专利申请。

本基于多相位时钟串化的可重构FFE均衡电路、Serdes发射机及芯片在说明书摘要公布了：本发明提供了基于多相位时钟串化的可重构FFE均衡电路、Serdes发射机及芯片，所述基于多相位时钟串化的可重构FFE均衡电路包括：多相位时钟产生电路，用于接收外部时钟源的差分电压信号，并生成多个不同相位的电压信号，生成的多个不同相位的电压信号作为时钟信号输入至可重构FFE抽头产生电路；可重构FFE抽头产生模块，用于接收外部信号源输入的多路并行数据信号，基于所述时钟信号将多路并行数据信号串化生成可重构的多抽头信号；生成的多抽头信号作为多路复用‑驱动电路的输入；多路复用‑驱动电路，用于将多路并行的多抽头信号串化并输送至信道上。本发明针对不同应用场景提供可重构抽头数，不需要额外的延时单元。

本发明授权基于多相位时钟串化的可重构FFE均衡电路、Serdes发射机及芯片在权利要求书中公布了：1.一种基于多相位时钟串化的可重构FFE均衡电路，其特征在于，包括： 多相位时钟产生电路，用于接收外部时钟源的差分电压信号，并生成多个不同相位的电压信号，生成的多个不同相位的电压信号作为时钟信号输入至可重构FFE抽头产生电路； 可重构FFE抽头产生模块，用于接收外部信号源输入的多路并行数据信号，基于所述时钟信号将多路并行数据信号串化生成可重构的多抽头信号；生成的多抽头信号作为多路复用-驱动电路的输入； 多路复用-驱动电路，用于将多路并行的多抽头信号串化并输送至信道上； 所述可重构FFE抽头产生模块和多路复用-驱动模块均由8个相同结构的切片组成，可重构FFE抽头产生模块的切片与多路复用-驱动电路的切片一一对应信号连接； 任一可重构FFE抽头产生模块的切片包括第一可重构串化单元、第二可重构串化单元、第三可重构串化单元；外部信号源输入的八路并行数据MSB0、MSB1、MSB2、MSB3、MSB4、MSB5、MSB6、MSB7分别与第一可重构串化单元的第一输入端MSB0、第二输入端MSB1、第三输入端MSB2、第四输入端MSB3、第五输入端MSB4、第六输入端MSB5、第七输入端MSB6、第八输入端MSB7相连接；同时，外部信号源输入的八路并行数据MSB0、MSB1、MSB2、MSB3、MSB4、MSB5、MSB6、MSB7分别与第二可重构串化单元的第一输入端MSB0、第二输入端MSB1、第三输入端MSB2、第四输入端MSB3、第五输入端MSB4、第六输入端MSB5、第七输入端MSB6、第八输入端MSB7相连接；外部信号源输入的八路并行数据LSB0、LSB1、LSB2、LSB3、LSB、LSB、LSB、LSB分别与第三可重构串化单元的第一输入端LSB、第二输入端LSB、第三输入端LSB、第四输入端LSB、第五输入端LSB、第六输入端LSB、第七输入端LSB、第八输入端LSB相连接；任一个可重构串化单元的第九输入端CK、第十输入端CK45、第十一输入端CK90、第十二输入端CK135、第十三输入端CK180、第十四输入端CK225、第十五输入端CK270、第十六输入端CK315分别与多相位时钟产生电路的第一输出端CK、第二输出端CK45、第三输出端CK90、第四输出端CK135、第五输出端CK180、第六输出端CK225、第七输出端CK270、第八输出端CK315一一对应连接；任一个可重构串化单元均具有输出端TAP、TBP、TCP、TDP、TAN、TBN、TCN、TDN 任一可重构串化单元包括：第一至第八4:1多路复用器、第一至第八单脉冲产生模块、第一至第八2:1多路复用器；第一至第八4:1多路复用器的输入端依次接收外部信号源输入的八路并行数据；第一4:1多路复用器的输出与第一单脉冲产生模块的输入端相连接，第二4:1多路复用器的输出与第二单脉冲产生模块的输入端相连接，第三4:1多路复用器的输出与第三单脉冲产生模块的输入端相连接，第四4:1多路复用器的输出与第四单脉冲产生模块的输入端相连接，第五4:1多路复用器的输出与第五单脉冲产生模块的输入端相连接，第六4:1多路复用器的输出与第六单脉冲产生模块的输入端相连接，第七4:1多路复用器的输出与第七单脉冲产生模块的输入端相连接，第八4:1多路复用器的输出与第八单脉冲产生模块的输入端相连接；第一单脉冲产生模块的输出端DP0和DN0分别与第一2:1多路复用器的第一输入端和第五2:1多路复用器的第一输入端相连接；第二单脉冲产生模块的输出端DP1和DN1分别与第二2:1多路复用器的第一输入端和第六2:1多路复用器的第一输入端相连接；第三单脉冲产生模块的输出端DP2和DN2分别与第三2:1多路复用器的第一输入端和第七2:1多路复用器的第一输入端相连接；第四单脉冲产生模块的输出端DP3和DN3分别与第四2:1多路复用器的第一输入端和第八2:1多路复用器的第一输入端相连接；第五单脉冲产生模块的输出端DP4和DN4分别与第一2:1多路复用器的第二输入端和第五2:1多路复用器的第二输入端相连接；第六单脉冲产生模块的输出端DP5和DN5分别与第二2:1多路复用器的第二输入端和第六2:1多路复用器的第二输入端相连接；第七单脉冲产生模块的输出端DP6和DN6分别与第三2:1多路复用器的第二输入端和第七2:1多路复用器的第二输入端相连接；第八单脉冲产生模块的输出端DP7和DN7分别与第四2:1多路复用器的第二输入端和第八2:1多路复用器的第二输入端相连接；第一2:1多路复用器、第二2:1多路复用器、第三2:1多路复用器、第四2:1多路复用器分别具有输出端TAP、TBP、TCP、TDP，第五2:1多路复用器、第六2:1多路复用器、第七2:1多路复用器、第八2:1多路复用器分别具有输出端TAN、TBN、TCN、TDN。

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