买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

龙图腾网获悉北京计算机技术及应用研究所申请的专利一种基于国产化FPGA的SerDes高速通信系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116318412B 。

龙图腾网通过国家知识产权局官网在2025-10-31发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310343499.5，技术领域涉及：H04B10/40；该发明授权一种基于国产化FPGA的SerDes高速通信系统是由石梅林;聂建平;张力设计研发完成，并于2023-04-03向国家知识产权局提交的专利申请。

本一种基于国产化FPGA的SerDes高速通信系统在说明书摘要公布了：本发明涉及一种基于国产化FPGA的SerDes高速通信系统，属于SerDes通信技术领域。本发明的系统包括以下部分：FPGA逻辑设计模块、发送模块、接收模块、时钟管理模块、差分串行数据接口和差分时钟接口。其中，FPGA逻辑设计模块、发送模块、接收模块和时钟处理模块均由FPGA实现。本发明提出的技术方案实现了在国产FPGA平台上进行高速SerDes数据通信，达到了应用要求；区别于现有技术通常采用的8B10B编码方案，本发明中采用的64B66B编码方式能有效提高数据传输效率，在高速数据传输应用环境下更具有优势；本发明简化了64B66B编码设计，由IP核和自定义逻辑共同实现相关功能，有效地节省了成本与开发周期。

本发明授权一种基于国产化FPGA的SerDes高速通信系统在权利要求书中公布了：1.一种基于国产化FPGA的SerDes高速通信系统，其特征在于，该系统包括FPGA逻辑设计模块、发送模块、接收模块、时钟管理模块、差分串行数据接口和差分时钟接口；其中，FPGA逻辑设计模块、发送模块、接收模块和时钟处理模块均由FPGA实现； 所述差分串行数据接口为以SerDes为基础的光纤接口，运行的是串行化后的高速光纤数据； 所述时钟管理模块负责产生各个模块所需要的时钟信号，以及管理这些时钟之间的相位关系； 所述发送模块和接收模块均由PCS层和PMA层组成； 所述发送模块中，TXPCS层包括：编码模块TXGearboxBlock、相位补偿FIFO和发送端的极性控制模块TXPolarity；所述TXPMA层包括：并串转换模块PISO、发送均衡器和发送器； 所述编码模块为64B66B编码提供同步头和数据的有效组合，同时完成发送数据加扰码； 所述相位补偿FIFO用于TXPMA和发送TXPCS之间的的并行时钟域之间的速率和相位匹配； 所述发送端的极性控制模块为可选模块，用于从结构用户界面驱动为高电平以翻转数据极性； 所述并串转换模块负责将FPGA内部的并行数据转换为SerDes接口的串行数据； 发送均衡器的作用是补偿信道的非理想特性； 所述接收模块中，RXPCS层包括：解码模块RXGearboxBlock、弹性缓存FIFO和接收端的极性控制模块RXPolarity，RXPMA层包括：串并转换模块SIPO、时钟数据恢复模块CDR、接收均衡器和接收器； 所述接收模块的接收均衡器负责均衡信道损耗； 所述时钟数据恢复模块CDR从数据流中提取出时钟和数据，当数据经过时会捕获数据边沿跳变的频率以获取时钟频率，并找到最佳的采样点； 所述串并转换模块负责将SerDes接口的串行数据转换为FPGA内部的并行数据； 所述接收端的极性控制模块为可选模块，用于从结构用户界面驱动为高电平以翻转数据极性； 接收端存在两个不同的时钟域：本地时钟域和从CDR中恢复的时钟域，所述弹性缓存FIFO用于解决两个不同时钟域数据的差异，匹配两个时钟域之间的频率与相位，以及完成时钟校正和通道绑定； 所述解码模块为64B66B解码进行同步头和数据的有效分离，同时完成发送数据解扰码。

如需购买、转让、实施、许可或投资类似专利技术，可联系本专利的申请人或专利权人北京计算机技术及应用研究所，其通讯地址为：100854 北京市海淀区永定路51号；或者联系龙图腾网官方客服，联系龙图腾网可拨打电话0551-65771310或微信搜索“龙图腾网”。

以上内容由龙图腾AI智能生成。