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龙图腾网获悉西安电子科技大学申请的专利高速SerDes中的模拟自适应三抽头判决反馈均衡器电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN117221056B 。

龙图腾网通过国家知识产权局官网在2025-10-31发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202311310269.5，技术领域涉及：H04L25/03；该发明授权高速SerDes中的模拟自适应三抽头判决反馈均衡器电路是由靳刚;何振敏;刘伟峰;汤华莲;王兆策设计研发完成，并于2023-10-10向国家知识产权局提交的专利申请。

本高速SerDes中的模拟自适应三抽头判决反馈均衡器电路在说明书摘要公布了：本发明提供了一种高速SerDes中的模拟自适应三抽头判决反馈均衡器电路，将输入信号分为了三路，降低了频率。相较于全速率的判决反馈均衡器，本发明降低了对时序的要求，也降低了相应的提供时钟的锁相环的设计难度，可以应用于数据传输速率更高的情况之下；此外通过模拟自适应回路可以适当调节加乘器的抽头系数的大小，更为有效地消除码间串扰；同时相较于数模混合的需要用到计数器及DAC电路的自适应电路，本发明设计难度降低，且收敛性较好，能达到高速传输的要求。

本发明授权高速SerDes中的模拟自适应三抽头判决反馈均衡器电路在权利要求书中公布了：1.一种高速SerDes中的模拟自适应三抽头判决反馈均衡器电路，其特征在于，包括：3路加乘器、3路采样器、3路级联锁存器、一个多路复用器以及模拟自适应回路；每一路级联锁存器由两个锁存器串联构成； 其中，每一路的加乘器、采样器和级联锁存器依次连接，每一路级联锁存器的输出均连接至所述多路复用器的输入，所述多路复用器输出结果；第1路采样器受第一时钟控制，且输出反馈连接至第2路加乘器的输入；第2路采样器受第二时钟控制，且输出反馈连接至第3路加乘器的输入；第3路采样器受第三时钟控制，且输出反馈连接至第1路加乘器的输入；第1路级联锁存器中的第一个锁存器受第二时钟控制，且输出反馈连接至第3路加乘器的输入，第二个锁存器受第三时钟控制，且输出连接至第1路加乘器的输入；第2路级联锁存器中的第一个锁存器受第三时钟控制，且输出反馈连接至第1路加乘器的输入，第二个锁存器受第一时钟控制，且输出连接至第2路加乘器的输入；第3路级联锁存器中的第一个锁存器受第一时钟控制，且输出反馈连接至第2路加乘器的输入，第二个锁存器受第二时钟控制，且输出连接至第3路加乘器的输入，所述模拟自适应回路的输入连接每一路加乘器的输出； 每一路加乘器利用抽头系数对反馈信号与原始输入信号作加乘处理得到均衡信号，并输出至所述模拟自适应回路以及对应连接的采样器； 每一路采样器受自身时钟控制对所述均衡信号进行数据采样得到采样信号，并将采样信号反馈至对应连接的加乘器以及级联锁存器； 每一路的第一个锁存器受自身时钟控制对所述采样信号进行延时，并反馈至对应连接的加乘器以及第二个锁存器； 每一路的第二个锁存器受自身时钟控制对延时后的信号作延时，并反馈至所述多路复用器以及对应连接的加乘器； 所述多路复用器选通输出第一个锁存器输出的信号； 所述模拟自适应回路根据输入的均衡信号确定加乘器的抽头系数，并根据抽头系数产生电压信号反馈至第一路加乘器； 3路加乘器输出的均衡信号表示为： D1＝Din-C1*D31-C2*D22-C3*D13； D2＝Din-C1*D11-C2*D32-C3*D23； D3＝Din-C1*D21-C2*D12-C3*D33； 其中，C1、C2和C3均表示抽头系数，Din表示原始输入信号，Dij表示第i路第j个器件的输出信号；j为1表示采样器，为2表示第一个锁存器，为3表示第3个锁存器； 所述模拟自适应回路利用符号到符号的最小均方算法并根据输入的任一路均衡信号确定加乘器所需的抽头系数，表示为： Cn+1＝Cn+2μ·sign[en]·sign[xn]； 其中，Cn为n时刻的抽头系数，μ为算法的收敛因子，xn表示任一路的均衡信号，en表示均衡信号与期望信号之间的误差信号； 所述模拟自适应回路通过产生电压信号实现Cn表示为： 其中，T表示采样周期； 所述模拟自适应回路包括乘法器、积分器、采样模块和减法器；其中，乘法器与采样模块的输入端均输入任一路的均衡信号，减法器的输入连接采样模块的输出和均衡信号，减法器的输出连接乘法器的输入，乘法器的输出连接积分器的输入，积分器输出抽头系数。

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