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龙图腾网获悉中国人民解放军国防科技大学申请的专利一种支持多模卷积的存算一体加速电路、芯片及设备获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119512500B 。

龙图腾网通过国家知识产权局官网在2025-11-07发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411417570.0，技术领域涉及：G06F7/501；该发明授权一种支持多模卷积的存算一体加速电路、芯片及设备是由文梅;杨韧禹;鞠鑫;沈俊忠;邓金金;文溢;梁斌设计研发完成，并于2024-10-11向国家知识产权局提交的专利申请。

本一种支持多模卷积的存算一体加速电路、芯片及设备在说明书摘要公布了：本发明公开了一种支持多模卷积的存算一体加速电路、芯片及设备，本发明的存算一体加速电路包括输入缓存1、列地址解码器2和64个乘累加运算阵列3，所述乘累加运算阵列3包括：行地址解码器31、多模适应性控制器32、SRAM阵列33、乘法器34和加法树网络35，所述64个乘累加运算阵列3共享一个公共的列地址解码器2并连接到同一个输入缓存1。本发明旨在利用数字CIM固有的灵活性和可扩展性，在不牺牲原始CIM存储密度的情况下设计高效的控制逻辑，以最小的额外面积成本支持各种卷积并保持高计算效率。

本发明授权一种支持多模卷积的存算一体加速电路、芯片及设备在权利要求书中公布了：1.一种支持多模卷积的存算一体加速电路，其特征在于，包括输入缓存、列地址解码器和64个乘累加运算阵列，所述乘累加运算阵列包括：行地址解码器，用于选择数据写入SRAM阵列的行以用于和列地址解码器配合完成数据对SRAM阵列的精确写入；多模适应性控制器，用于根据外部输入信号Xin、Yin和Zin控制乘累加运算阵列以进行卷积或矩阵乘法；SRAM阵列，用于根据存算一体加速电路的数据流模式存储权值WS或者激活数据IS；乘法器，用于行SRAM阵列的输出数据与输入缓存输出数据的位乘运算；加法树网络，用于对所有乘法器输出的数据根据控制信号进行分组累加并输出存算一体加速电路的外部；所述64个乘累加运算阵列共享一个公共的列地址解码器并连接到同一个输入缓存，所述SRAM阵列由SRAM单元组成，所述SRAM单元包括第一传输门、第二传输门、第三传输门、第一反相器、第二反相器和第三反相器，SRAM单元的输入信号WBLB与第一传输门的第一个输入端相连，所述第一传输门的输出端依次经过第一反相器、第三反相器后与第三传输门的输入端相连，第三传输门的输出端用于输出SRAM单元的输出信号RBLB，第一传输门的第二个输入端与写信号WWL相连、控制端与写信号WWLB相连，所述第二传输门的第一个输入端通过反向布置的第二反相器与第一反相器、第三反相器的中间接点相连，所述第二传输门的第二个输入端与写信号WWLB相连、控制端与写信号WWL相连、输出端与第一传输门的输出端相连，所述第三传输门的一个输入端与第三反相器的输出端相连、另一个输入端与读信号RWL相连、控制端与读信号RWLB相连，当写信号WWL和写信号WWLB分别置“1”和“0”激活第一传输门，输入WBLB的数据写入SRAM单元，并在SRAM单元内部通过第一反相器、第三反相器两个反相器保持数据；当读信号RWL和读信号RWLB分别置“1”和“0”激活存储于SRAM单元内部的数据通过第三传输门作为输出信号RBLB输出SRAM单元。

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