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龙图腾网获悉成都奥瑞科电子科技有限公司申请的专利一种基于多级流水线的可编程存算一体加速阵列获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115098434B 。

龙图腾网通过国家知识产权局官网在2025-11-11发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210756356.2，技术领域涉及：G06F15/78；该发明授权一种基于多级流水线的可编程存算一体加速阵列是由杨俊;吕静设计研发完成，并于2022-06-30向国家知识产权局提交的专利申请。

本一种基于多级流水线的可编程存算一体加速阵列在说明书摘要公布了：本发明公开了一种基于多级流水线的可编程存算一体加速阵列，包括多个可编程阵列模块和一个电源时钟管理单元，可编程阵列模块和电源时钟管理单元通过管理总线连接；多个可编程阵列模块被连接资源线分割成网格，每个可编程阵列模块之间由连线资源连接；连线资源由许多金属线段构成，连线资源分为单长线和双长线，空间上相邻的两个可编程阵列模块通过单长线连接，不相邻的可编程阵列模块通过双长线连接，不同网格的单长线或者双长线通过矩阵开关相互连接。本发明由网格式的可编程阵列模块组成，便于工程设计和实现；存算单元之间通过连线资源互联，允许编程，具备较高的算法和硬件匹配度；具备较高的计算单元和存储单元空间利用率。

本发明授权一种基于多级流水线的可编程存算一体加速阵列在权利要求书中公布了：1.一种基于多级流水线的可编程存算一体加速阵列，其特征在于，包括多个可编程阵列模块和一个电源时钟管理单元，可编程阵列模块和电源时钟管理单元通过管理总线连接；多个可编程阵列模块被连接资源线分割成网格，每个可编程阵列模块之间由连线资源连接； 连线资源由许多金属线段构成，连线资源分为单长线和双长线，空间上相邻的两个可编程阵列模块通过单长线连接，不相邻的可编程阵列模块通过双长线连接，不同网格的单长线或者双长线通过矩阵开关相互连接； 所述可编程阵列模块内部由输入和输出接口、多个计算单元、多个存储单元、内部连线资源、电源控制单元和延迟单元组成；输入和输出接口实现系统时钟的输入输出，实现模块级的流水作业信号输入输出，以及数据的输入输出；输入和输出接口、计算单元和存储单元之间通过内部连接资源线相连；电源控制单元用于接收电源时钟管理单元发送的控制信号，控制可编程阵列模块内部的电源启闭；延迟单元用于对输入的系统时钟信号进行分频延迟； 一个计算单元能够访问一个或多个存储单元，一个存储单元只允许一个计算单元访问； 为每一个计算单元分配了单独的存储单元，存储单元内为数据寄存器；计算单元包括加法系数单元、乘法系数单元和乘加单元；初始化输入信号分别进入加法系数单元和乘法系数单元，两个系数单元的输出输入乘加单元；系统时钟信号通过分频延迟后分别输入乘加单元和数据寄存器，流水作业输入信号也输入乘加单元，乘加单元输入流水作业输出信号；计算输入数据放入数据寄存器中，乘加单元访问数据寄存器获取输入数据，进行处理后在此放入数据寄存器，数据寄存器将计算结果进行输出； 所述可编程阵列模块内，单个存算一体单元通过系统时钟、流水作业信号控制计算单元的运算时机；在所有的存算单元中，约定计算单元的计算周期均为m个系统时钟周期，通过延迟单元生成计算时钟，约定计算时钟上升沿对计算输入和流水作业输入信号进行采样，下降沿进行计算输出和流水作业信号输出；所有存算单元的计算输出信号均能够和另外的存算单元的计算输出信号连接，所有存算单元的流水作业信号均能够和另外的存算单元的流水作业信号连接；通过流水作业信号和系统时钟信号使存算单元在每个计算时钟周期上都能执行计算，并能通知下一级存算单元在下一个计算周期继续计算； 所述电源控制单元通过总线连接电源时钟管理单元，总线由一个时钟线和一个数据线构成，时钟和数据线空闲状态为高电平； 总线通信协议采用地址加数据的格式进行发送，启动信号为数据线低电平时，时钟线产生下降沿；确认信号为电源时钟管理单元发送地址信号或者数据信号后，由电源控制单元在时钟上升沿拉低数据线；停止信号为数据线低电平时，时钟线产生上升沿； 其中地址信号为32位，高16位为可编程块阵列的网格坐标的x坐标，低16位为网格坐标的y坐标；数据位为8位，当为0时表示关闭可编程阵列模块的电源，当为1时表示打开可编程阵列模块的电源；只允许电源时钟管理单元向电源控制单元发起通信，不允许电源控制单元向电源时钟管理单元发起通信请求； 可编程阵列模块的电源输入端使能控制信号由电源控制单元进行控制，用于控制每个可编程阵列模块的电源。

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