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龙图腾网获悉中科南京智能技术研究院申请的专利一种加法器阵列获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115268833B 。

龙图腾网通过国家知识产权局官网在2025-11-14发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210953600.4，技术领域涉及：G06F7/501；该发明授权一种加法器阵列是由乔树山;曹景楠;尚德龙;周玉梅设计研发完成，并于2022-08-10向国家知识产权局提交的专利申请。

本一种加法器阵列在说明书摘要公布了：本发明涉及一种加法器阵列，涉及加法器领域，包括16个输入信号端、11个全加器和4个半加器，各输入信号端均用于输入1比特的输入信号，各全加器均包括三个输入端和两个输出端，全加器的三个输入端均用于输入1比特的数据，全加器的第一输出端用于输出和位，全加器的第二输出端用于输出进位；各半加器均包括两个输入端和两个输出端，半加器的两个输入端均用于输入1比特的数据，半加器的第一输出端用于输出和位，半加器的第二输出端用于输出进位；实现16个1比特输入信号相加输出5比特输出信号，由多级全加器和多级半加器构成的加法器阵列，减少了加法路径上延时，提高了运算速度。

本发明授权一种加法器阵列在权利要求书中公布了：1.一种加法器阵列，其特征在于，包括16个输入信号端、11个全加器和4个半加器，各所述输入信号端均用于输入1比特的输入信号，16个输入信号端分别为第一输入信号端、第二输入信号端、第三输入信号端、第四输入信号端、第五输入信号端、第六输入信号端、第七输入信号端、第八输入信号端、第九输入信号端、第十输入信号端、第十一输入信号端、第十二输入信号端、第十三输入信号端、第十四输入信号端、第十五输入信号端和第十六输入信号端，11个全加器分别为第一全加器、第二全加器、第三全加器、第四全加器、第五全加器、第六全加器、第七全加器、第八全加器、第九全加器、第十全加器和第十一全加器，4个半加器分别为第一半加器、第二半加器、第三半加器和第四半加器； 各所述全加器均包括三个输入端和两个输出端，所述全加器的三个输入端均用于输入1比特的数据，所述全加器的第一输出端用于输出和位，所述全加器的第二输出端用于输出进位；各所述半加器均包括两个输入端和两个输出端，所述半加器的两个输入端均用于输入1比特的数据，所述半加器的第一输出端用于输出和位，所述半加器的第二输出端用于输出进位； 所述第一输入信号端与所述第一全加器的第一输入端连接，所述第二输入信号端与所述第一全加器的第二输入端连接，所述第三输入信号端与所述第一全加器的第三输入端连接；所述第四输入信号端与所述第二全加器的第一输入端连接，所述第五输入信号端与所述第二全加器的第二输入端连接，所述第六输入信号端与所述第二全加器的第三输入端连接；所述第七输入信号端与所述第三全加器的第一输入端连接，所述第八输入信号端与所述第三全加器的第二输入端连接，所述第九输入信号端与所述第三全加器的第三输入端连接；所述第十输入信号端与所述第四全加器的第一输入端连接，所述第十一输入信号端与所述第四全加器的第二输入端连接，所述第十二输入信号端与所述第四全加器的第三输入端连接；第十三输入信号端与所述第五全加器的第一输入端连接，所述第十四输入信号端与所述第五全加器的第二输入端连接，所述第十五输入信号端与所述第五全加器的第三输入端连接； 所述第一全加器的第一输出端与所述第六全加器的第一输入端连接，所述第二全加器的第一输出端与所述第六全加器的第二输入端连接，所述第三全加器的第一输出端与所述第六全加器的第三输入端连接；所述第四全加器的第一输出端与所述第七全加器的第一输入端连接，所述第五全加器的第一输出端与所述第七全加器的第二输入端连接，所述第十六输入信号端与所述第七全加器的第三输入端连接； 所述第六全加器的第一输出端与所述第一半加器的第一输入端连接，所述第七全加器的第一输出端与所述第一半加器的第二输入端连接； 所述第一全加器的第二输出端与所述第八全加器的第一输入端连接，所述第二全加器的第二输出端与所述第八全加器的第二输入端连接，所述第六全加器的第二输出端与所述第八全加器的第三输入端连接； 所述第三全加器的第二输出端连接所述第九全加器的第一输入端，所述第一半加器的第二输出端连接所述第九全加器的第二输入端，所述第四全加器的第二输出端连接所述第九全加器的第三输入端； 所述第五全加器的第二输出端连接所述第二半加器的第一输入端，所述第七全加器的第二输出端连接所述第二半加器的第二输入端； 所述第八全加器的第一输出端连接所述第十全加器的第一输入端，所述第二半加器的第一输出端连接所述第十全加器的第二输入端，所述第九全加器的第一输出端连接所述第十全加器的第三输入端； 所述第八全加器的第二输出端连接所述第十一全加器的第一输入端，所述第九全加器的第二输出端连接所述第十一全加器的第二输入端，所述第二半加器的第二输出端连接所述第十一全加器的第三输入端； 所述第十一全加器的第一输出端连接所述第三半加器的第一输入端；所述第十全加器的第二输出端连接所述第三半加器的第二输入端； 所述第十一全加器的第二输出端连接所述第四半加器的第一输入端；所述第三半加器的第二输出端连接所述第四半加器的第二输入端； 按照所述第一半加器的第一输出端、所述第十全加器的第一输出端、所述第三半加器的第一输出端、所述第四半加器的第一输出端和所述第四半加器的第二输出端顺序输出的信号，作为所述加法器阵列输出的从低位到高位的5比特输出结果。

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