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龙图腾网获悉芯云晟(杭州)电子科技有限公司申请的专利多核并行加解密装置获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119538325B 。

龙图腾网通过国家知识产权局官网在2025-11-14发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411352559.0，技术领域涉及：G06F21/71；该发明授权多核并行加解密装置是由刘成天;张远超;王世泓设计研发完成，并于2024-09-26向国家知识产权局提交的专利申请。

本多核并行加解密装置在说明书摘要公布了：本申请提供了一种多核并行加解密装置，通过设置的加解密微引擎将存储在DRAM存储器的多个待加解密数据包分配至所述加解密微引擎的多个加解密控制模块，并通过各加解密控制模块，分别调用DMA控制器以将各待加解密数据包拷贝至SRAM存储器，以及分别调用各加解密硬件电路核以对各待加解密数据包中的待加解密报文执行加解密操作，从而实现对各待加解密数据包的并行操作，且各操作过程保持独立互不干扰，大大提高了加解密操作的执行效率，解决了现有技术中智能网卡因使用单一硬件加解密电路导致的运算能力有限难以达到高速网络的性能指标的问题，有助于智能网卡快速处理大流量的实时业务。

本发明授权多核并行加解密装置在权利要求书中公布了：1.一种多核并行加解密装置，其特征在于，包括：DRAM存储器、SRAM存储器、DMA控制器、加解密微引擎以及多个加解密硬件电路核； 其中，所述加解密微引擎分别连接所述DMA控制器以及各加解密硬件电路核，所述DMA控制器分别连接所述DRAM存储器以及所述SRAM存储器，各加解密硬件电路核分别连接所述SRAM存储器； 所述加解密微引擎包括：多个加解密控制模块，每个所述加解密控制模块分别连接一所述加解密硬件电路核；所述加解密微引擎用于将存储在所述DRAM存储器的多个待加解密数据包分配至各所述加解密控制模块，并通过各所述加解密控制模块分别调用所述DMA控制器以及各自连接的所述加解密硬件电路核，以并行对各待加解密数据包中的待加解密报文执行加解密操作，生成所述待加解密报文的加解密数据以及鉴权数据； 通过所述加解密控制模块调用所述DMA控制器以及连接的所述加解密硬件电路核，以对各待加解密数据包中的待加解密报文执行加解密操作的方式包括：通过所述加解密控制模块调用所述DMA控制器，将分配的所述待加解密数据包从所述DRAM存储器拷贝至所述SRAM存储器；其中，所述待加解密数据包包括：待加解密报文以及该待加解密报文的加解密算法参数和鉴权算法参数；通过所述加解密控制模块调用连接的所述加解密硬件电路核，根据所述加解密算法参数和所述鉴权算法参数，对所述待加解密报文执行加解密操作，以生成所述待加解密报文的加解密数据以及鉴权数据并存储至所述SRAM存储器；通过所述加解密控制模块再次调用所述DMA控制器，将所述加解密数据以及所述鉴权数据从所述SRAM存储器拷贝至所述DRAM存储器。

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