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龙图腾网获悉北京林业大学申请的专利一种微光成像传感器输出数据的实时调序采集方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116170672B 。

龙图腾网通过国家知识产权局官网在2025-11-18发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310345915.5，技术领域涉及：H04N23/54；该发明授权一种微光成像传感器输出数据的实时调序采集方法是由蔡祥;郭冬冬;齐建东设计研发完成，并于2023-04-03向国家知识产权局提交的专利申请。

本一种微光成像传感器输出数据的实时调序采集方法在说明书摘要公布了：本发明公开了一种微光成像传感器输出数据的实时调序采集方法，该方法的硬件系统由GSENSE400BSI图像传感器，FPGA芯片，DDR3SDRAM存储器，USB3.0数据传输接口，和PC上位机组成。该方法通过设计FIFO电路为传感器Channel交替缓存数据，得到正确像素顺序的行数据。然后使用DDR3SDRAM缓存行数据，通过调整存储器的写地址，得到正确像素顺序的帧数据。最后通过USB3.0数据顺序传输至PC上位机，进行数据存储和图像显示。本发明基于FPGA实现了图像数据的实时调序和采集，方便了数据传输、存储和图像展示的同步进行，简化了上位机程序的设计开发，降低了对上位机的性能要求。

本发明授权一种微光成像传感器输出数据的实时调序采集方法在权利要求书中公布了：1.一种微光成像传感器输出数据的实时调序采集方法，其特征在于，该方法基于的硬件系统包括GSENSE400BSI图像传感器，FPGA芯片，DDR3SDRAM存储器，USB3.0数据传输接口，和PC上位机；所述FPGA采集GSENSE400BSI图像传感器的图像数据输出，在FPGA内部进行数据排序，并缓存在所述DDR3SDRAM存储器中，通过所述USB3.0接口传输至所述PC上位机进行长久存储和图像显示；所述FPGA芯片实现的内部电路包括FIFO缓存电路，DDR3存储控制电路，以及USB3.0数据传输控制电路；所述DDR3SDRAM存储器包括两块DDR3存储芯片，采用乒乓操作存储FPGA采集的帧数据；所述DDR3存储控制电路向一块存储芯片存储图像数据时，所述USB3.0数据传输控制电路从另一块存储芯片读出图像数据并传输；具体方法包括以下内容： GSENSE400BSI图像传感器的每个数据输出Channel，在相邻像素周期，交替输出帧图像的两行像素数据；其中，GSENSE400BSI图像传感器工作在STD模式下时交替输出图像相邻两行的像素数据，HDR模式下交替输出高增益帧和低增益帧图像的两行像素数据； 为Channelii＝0,1…7设计4个数据缓存FIFO，标记为FIFOi*4，FIFOi*4+1，FIFOi*4+2和FIFOi*4+3，将FIFO分为A，B两组，其中FIFOi*4和FIFOi*4+2为A组，FIFOi*4+1和FIFOi*4+3为B组；GSENSE400BSI图像传感器的数据实时调序方法如下： S1：定义01二值变量Flag_Pixel，按照像素周期交替改变Flag_Pixel的值；定义01二值变量Flag_Line，计时行周期，按照行周期交替改变Flag_Line的值；因GSENSE400BSI图像传感器同时输出两行数据，故行周期实际为传感器输出两行像素数据的时间； S2：根据Flag_Pixel和Flag_Line的值将Channeli的数据输出交替缓存至FIFOi*4，FIFOi*4+1，FIFOi*4+2和FIFOi*4+3中； 当Flag_Line＝0执行：将GSENSE400BSI图像传感器的输出的行数据缓存在A组FIFO中；Flag_Pixel＝0时，将Channeli的数据输出缓存至FIFOi*4中；Flag_Pixel＝1时，将Channeli的数据输出缓存至FIFOi*4+2中； 当Flag_Line＝1执行：将GSENSE400BSI图像传感器的输出的行数据缓存在B组FIFO中；Flag_Pixel＝0时，将Channeli的数据输出缓存至FIFOi*4+1中；Flag_Pixel＝1时，将Channeli的数据输出缓存至FIFOi*4+3中； 行周期后，帧图像的两行像素数据被连续缓存在FIFO中；当Flag_Line＝0时，其中一行数据被连续缓存在FIFOi*4i＝0,1…7中，另一行被连续缓存在FIFOi*4+2i＝0,1…7中；当Flag_Line＝1时，其中一行数据被连续缓存在FIFOi*4+1i＝0,1…7中，另一行被连续缓存在FIFOi*4+3i＝0,1…7中； S3：两行帧图像数据被缓存至FIFO后，将行数据按一定顺序读出FIFO，具体方法如下： 当Flag_Line＝0，先依次读出FIFOi*4+1i＝0,1…7中的数据，再依次读出FIFOi*4+3i＝0,1…7中的数据； 当Flag_Line＝1，先依次读出FIFOi*4i＝0,1…7中的数据，再依次读出FIFOi*4+2i＝0,1…7中的数据； S4：将步骤S3读出的数据缓存至DDR3SDRAM；DDR3SDRAM的读写采用突发读写方式，每次读写64字，每字长128bit，因此每次突发读写操作的地址空间长度为210；由于STD模式下FIFO缓存同一帧的相邻两行数据，将数据顺序写入SDRAM即可得到正确像素顺序的图像；而HDR模式下FIFO缓存高增益帧和低增益帧的不同帧数据，为了将高低增益帧的行数据分离，将数据缓存DDR3SDRAM时，需通过改变SDRAM的写地址，再次调整数据顺序；具体方法如下： STD模式下：第一次突发写操作的基地址WriteAddrBase设置为0，以后每次突发写操作前，基地址在上次写操作基地址基础上加210，即“WriteAddrBase＝WriteAddrBase+210”； HDR模式下：计算高低增益两帧图像在SDRM的存储空间，低增益图像存储空间为0～223-1，高增益图像存储空间为223～224-1；定义低增益图像地址空间的当前写操作基地址WriteAddrLowBase，高增益图像地址空间的当前写操作基地址WriteAddrHighBase； 当从FIFO中读出低增益图像行数据时，写SDRAM低增益图像存储空间；第一次突发写之前，执行“WriteAddrLowBase＝0，WriteAddrBase＝WriteAddrLowBase”；以后每次低增益地址空间突发写操作之前，执行“WriteAddrLowBase＝WriteAddrLowBase+210，WriteAddrBase＝WriteAddrLowBase”； 当从FIFO中读出高增益图像行数据时，写SDRAM高增益图像存储空间；第一次突发写之前，执行“WriteAddrHighBase＝223，WriteAddrBase＝WriteAddrHighBase”；以后每次高增益地址空间突发写操作之前，执行“WriteAddrHighBase＝WriteAddrHighBase+210，WriteAddrBase＝WriteAddrHighBase”； 一块存储芯片存储2帧图像数据后，切换至另一块存储芯片，按照同样的方法缓存图像数据； S5：两帧图像写入存储芯片后，从该芯片中顺序读取数据；第一次突发读操作的基地址ReadAddrBase设置为0，以后每次突发读操作前，执行“ReadAddrBase＝ReadAddrBase+210”；读出的数据再次通过FIFO缓存，将数据字长从128bit转为32bit，最后通过USB3.0数据传输电路将数据发送至上位机存储显示。

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