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龙图腾网获悉电子科技大学申请的专利一种任意周期过冲环路延迟补偿的CTDSM电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119561555B 。

龙图腾网通过国家知识产权局官网在2025-11-21发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411672976.3，技术领域涉及：H03M3/00；该发明授权一种任意周期过冲环路延迟补偿的CTDSM电路是由张中;刘佳欣;路培铄;李想设计研发完成，并于2024-11-21向国家知识产权局提交的专利申请。

本一种任意周期过冲环路延迟补偿的CTDSM电路在说明书摘要公布了：本发明属于模拟集成电路技术领域，特别涉及一种任意周期过冲环路延迟补偿的CTDSM电路。本发明通过将CTDSM的输出信号Y进行延迟周期数从1递增到m的延迟，将已经完全量化完成的前n个通道所对应的CTDSM量化结果通过模拟域的方式反馈至TIADC的输入端；没有完全量化的通道所对应的CTDSM量化结果通过数字域的方式反馈至TIADC的输出端；之后，将模拟域输出码字A与数字域补偿码字D1‑Dm‑n以及信号C2求和得到整个CTDSM电路的输出信号Y，最终完成对m个单位周期过冲环路延迟的补偿，同时大大降低了电路时序设计难度。其中输入信号X经过从1递增至m‑n的单位周期延迟得到的延迟信号COA1到COAm‑n求和连接到ADDER0的输入端以减小输入到TIADC输入端的信号摆幅。

本发明授权一种任意周期过冲环路延迟补偿的CTDSM电路在权利要求书中公布了：1.一种任意周期过冲环路延迟补偿的CTDSM电路，其特征在于：包括模块001、模块002、模块003、模块004、模块005和模块006； 所述模块001包括依次连接的加法器ADDERx、环路滤波器和采样开关三部分；加法器ADDERx作为模块001的输入，连接整个CTDSM电路的输入信号X和模块004的输出信号Dm；采样开关的输出作为模块001的输出连接模块002的输入端；模块001通过加法器ADDERx对输入信号X和Dm进行差分运算，经环路滤波后，通过采样开关实现离散化； 所述模块002由n+1个加法器构成，加法器从ADDER0开始依次顺序级联至ADDERn；其中加法器ADDER0的输入接模块001的输出和模块003的输出信号C1，加法器ADDER1的输入接ADDER0的输出和模块004的输出信号Dm，加法器ADDER2的输入接ADDER1的输出和模块004的输出信号Dm-1，……加法器ADDERn的输入接ADDERn-1的输出和模块004的输出信号Dm-n+1；加法器ADDERn的输出作为模块002的输出连接模块005的输入； 所述模块003由m-n个单位周期延迟模块，m-n个coarseADC和一个求和器SUMMER0构成；其中m为TIADC的总通道数，n为在第m+1工作周期时，TIADC中已经完全量化完成的通道数； 模块003的输入信号为整个CTDSM电路的输入信号X；第1个单位周期延迟模块的输入接整个CTDSM电路的输入信号X，得到信号X经1个单位周期延迟的信号XD1；第2个单位周期延迟模块的输入接XD1，得到信号X经2个单位周期延迟的信号XD2；……第m-n个单位周期延迟模块的输入接XDm-n-1，得到信号X经m-n个单位周期延迟的信号XDm-n； 并在每一个单位周期延迟模块后接一个coarseADC，得到信号XD1到XDm-n依次一一对应的量化信号COA1到COAm-n； 求和器SUMMER0的输入接量化信号COA1到COAm-n，将量化信号COA1到COAm-n求和后分两路输出信号C1和C2，其中第1路输出信号C1接模块002的输入端，第2路输出信号C2接模块006中求和器SUMMER1的输入端； 所述模块004由m个单位周期延迟模块依次顺序级联构成，得到延迟周期数为m的延迟回路；模块004的输入接整个CTDSM电路的输出信号Y，对信号Y进行延迟周期数从m-n+1递增至m的单位周期延迟；在第m-n+1个单位周期延迟模块后，信号Y得到延迟周期数为m-n+1的输出信号Dm-n+1；……在第m-1个单位周期延迟模块后，信号Y得到延迟周期数为m-1的输出信号Dm-1；在第m个单位周期延迟模块后，信号Y得到延迟周期数为m的输出信号Dm；模块004对输入信号Y，进行延迟周期数从m-n+1递增至m的单位周期延迟，得到输出信号Dm-n+1到Dm； 所述模块005由m个通道的TIADC构成，模块005的输入接模块002的输出，模块005的输出信号A接模块006的输入； 所述模块006由m-n个单位周期延迟模块和一个求和器SUMMER1构成，m-n个单位周期延迟模块依次顺序级联，得到延迟周期数为m-n的延迟通路； 延迟通路对信号Y进行延迟周期数从1递增至m-n的单位周期延迟；第1个单位周期延迟模块的输入接信号Y，得到信号Y经1个单位周期延迟的信号D1；第2个单位周期延迟模块的输入接信号D1，得到信号Y经2个单位周期延迟的信号D2；……第m-n个单位周期延迟模块的输入接信号Dm-n-1，得到信号Y经m-n个单位周期延迟的信号Dm-n； 求和器SUMMER1的输入接模块005的输出信号A、模块003的第2路输出信号C2和延迟通路输出的信号D1到Dm-n，并对信号A、信号C2和信号D1到Dm-n进行求和操作；求和器SUMMER1的输出作为整个CTDSM电路的输出信号Y。

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