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龙图腾网获悉电子科技大学申请的专利一种用于芯片互连系统中高速数据处理的位串行计算传输结构获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN120104539B 。

龙图腾网通过国家知识产权局官网在2025-11-21发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510170629.9，技术领域涉及：G06F13/40；该发明授权一种用于芯片互连系统中高速数据处理的位串行计算传输结构是由潘思怡;程筱舒;潘嶙;王忆文;李平设计研发完成，并于2025-02-17向国家知识产权局提交的专利申请。

本一种用于芯片互连系统中高速数据处理的位串行计算传输结构在说明书摘要公布了：本发明公开了一种用于芯片互连系统中高速数据处理的位串行计算传输结构，属于半导体集成电路技术领域。该架构主要集成了两个位串行乘累加模块、一个位串行加法器以及一个高速电压模式逻辑VML物理接口，VML接口主要包含有驱动器、均衡器、比较器、偏置电流源和RS触发器。结构在不经过并串转换或串并转换电路的情况下，实现了计算与数据传输的直连，具有减少延迟和能耗的潜力。这种可扩展的芯片互连的构件或许是未来模块化算法加速器的基础，通过对基础构件的扩展或重构来构成不同的加速器硬件结构，从而适应不同的算法，提高系统的可重构性。

本发明授权一种用于芯片互连系统中高速数据处理的位串行计算传输结构在权利要求书中公布了：1.一种用于芯片互连系统中高速数据处理的位串行计算传输装置，其特征在于： 至少两个位串行乘累加器，每个位串行乘累加器用于接收输入信号并计算乘积结果，输入信号包括低位、高位和头位部分，其中每个乘累加器具有基-4Booth编码电路的位串行乘法器、适用于乘累加计算的加法器和多个寄存器，乘累加器输出的结果为位串行格式，其中包括低位和高位输出信号； 至少一个位串行加法器，用于接收位串行乘累加器的输出结果并进行累加，位串行加法器输出的结果为低位和高位信号，并采用位串行逐位加法方式进行累加处理，将计算结果经过串行方式输出； 用于连接的高速串行传输接口，通过定制设计的电压模式逻辑VML接口连接位串行乘累加器与位串行加法器，其中VML接口包括用于将串行数据从发送端转换为差分信号并传输至接收端的驱动电路；采用差分结构用于补偿信号传输过程中的衰减和失真，并增强高频部分以确保信号的完整性的均衡器；用于精确识别接收到的差分信号并将其转换为数字信号，确保高速数据传输的准确性的差分信号比较器；用于为电路提供稳定工作点的偏置电流源，以及用于信号整形，去除高频噪声和不必要的波形畸变，确保数据传输的高精度的RS触发器。

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