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龙图腾网获悉中国人民解放军国防科技大学申请的专利抗单粒子翻转加固的CML锁存器、二分频电路及设备获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN120567104B 。

龙图腾网通过国家知识产权局官网在2025-11-21发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202511054067.8，技术领域涉及：H03K3/013；该发明授权抗单粒子翻转加固的CML锁存器、二分频电路及设备是由梁斌;方亚豪;罗登;沈凡;文溢;池雅庆;陈建军设计研发完成，并于2025-07-30向国家知识产权局提交的专利申请。

本抗单粒子翻转加固的CML锁存器、二分频电路及设备在说明书摘要公布了：本发明公开了一种抗单粒子翻转加固的CML锁存器、二分频电路及设备，本发明的CML锁存器包括由NMOS晶体管构成的锁存器电路，锁存器电路两个输入侧均连接有用于对单粒子翻转的“1→0”跳变进行抑制的PMOS晶体管，一个PMOS晶体管的栅极连接的信号为锁存器电路输出的180度相位的分频时钟信号clk180经过电流模到CMOS转换后的分频时钟信号clk180‑o，另一个PMOS晶体管的栅极连接的信号为锁存器电路输出的0度相位的分频时钟信号clk0经过电流模到CMOS转换后的分频时钟信号clk0‑o。本发明旨在针对CML锁存器以较低的开销实现抗单粒子翻转加固，提高CML锁存器的抗辐射加固性能。

本发明授权抗单粒子翻转加固的CML锁存器、二分频电路及设备在权利要求书中公布了：1.一种抗单粒子翻转加固的CML锁存器，包括由NMOS晶体管构成的锁存器电路，其特征在于，所述锁存器电路两个输入侧均连接有用于对单粒子翻转的“1→0”跳变进行抑制的PMOS晶体管，且其中一个PMOS晶体管的栅极ck2_o连接的信号为锁存器电路输出的180度相位的分频时钟信号clk180经过电流模到CMOS转换后的分频时钟信号clk180-o，另一个PMOS晶体管的栅极ckz2_o连接的信号为锁存器电路输出的0度相位的分频时钟信号clk0经过电流模到CMOS转换后的分频时钟信号clk0-o；所述锁存器电路包括电阻R1-R2、NMOS晶体管M1-M6和PMOS晶体管M7-M8，所述锁存器电路带有电源端in1和电源端in2两个电源端，电源端in1通过电阻R2连接到第一路输出时钟信号的输出端y，电源端in2通过电阻R1连接到第二路输出时钟信号的输出端yz，输出端y分别与NMOS晶体管M4、M2的漏极以及M1的栅极相连，输出端yz分别与NMOS晶体管M1、M3的漏极以及M2的栅极相连，NMOS晶体管M3的栅极作为第三路时钟信号的输入端a，NMOS晶体管M4的栅极作为第四路时钟信号的输入端az，NMOS晶体管M1、M2的源极共同与NMOS晶体管M5的漏极相连，NMOS晶体管M3、M4的源极共同与NMOS晶体管M6的漏极相连，NMOS晶体管M5的栅极与输入的时钟信号ckz相连，NMOS晶体管M6的栅极与输入的时钟信号ck相连，时钟信号ckz和时钟信号ck为一对差分时钟，NMOS晶体管M5、M6的源极相互连接；所述PMOS晶体管包括连接在NMOS晶体管M3的漏极的PMOS晶体管M7和连接在NMOS晶体管M4的漏极的PMOS晶体管M8，PMOS晶体管M7的栅极ck2_o连接的信号为锁存器电路输出的分频时钟信号clk180经过电流模到CMOS转换后的分频时钟信号clk180-o，PMOS晶体管M8的栅极ckz2_o连接的信号为锁存器电路输出的分频时钟信号clk0经过电流模到CMOS转换后的分频时钟信号clk0-o。

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