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龙图腾网获悉湖南师范大学申请的专利一种基于竞争学习机制的忆阻神经网络电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN120338007B 。

龙图腾网通过国家知识产权局官网在2025-11-28发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510518257.4，技术领域涉及：G06N3/063；该发明授权一种基于竞争学习机制的忆阻神经网络电路是由万求真;孙坤亮;饶湖辉;周柔;向怀民;陈雅琪设计研发完成，并于2025-04-24向国家知识产权局提交的专利申请。

本一种基于竞争学习机制的忆阻神经网络电路在说明书摘要公布了：本发明公开了一种基于竞争学习机制的忆阻神经网络电路，它包括正向计算模块和反向调节模块。其中，正向计算模块由忆阻交叉阵列模块与泄露积分和放电模块组成，反向调节模块由权重调节模块组成。正向计算模块通过赢者通吃算法实现两个神经元之间的横向抑制和竞争激活，对于每次输入，只有一个神经元竞争成功然后产生输出信号。反向调节模块通过赫布学习规则进行神经元权重调节，实现自学习，它接收正向计算模块的输出信号，然后产生调节信号给正向计算模块，对获胜神经元的权重进行调节。因此，本发明提出的基于竞争学习机制的忆阻神经网络电路能够对输入数据进行学习，并在学习完成后对输入数据进行分类。

本发明授权一种基于竞争学习机制的忆阻神经网络电路在权利要求书中公布了：1.一种基于竞争学习机制的忆阻神经网络电路，其特征在于，它包括正向计算模块和反向调节模块；其中，正向计算模块由忆阻交叉阵列模块与泄露积分和放电模块组成，反向调节模块由权重调节模块组成； 所述忆阻交叉阵列模块由八个忆阻器Ma1-Ma4和Mb1-Mb4构成；忆阻器Ma1和Mb1的正端并联后与输入信号Vin1相连于节点1，忆阻器Ma2和Mb2的正端并联后与输入信号Vin2相连于节点2，忆阻器Ma3和Mb3的正端并联后与输入信号Vin3相连于节点3，忆阻器Ma4和Mb4的正端并联后与输入信号Vin4相连于节点4，忆阻器Ma1-Ma4的负端并联后与压控开关S1的输入端相连于节点5，忆阻器Mb1-Mb4的负端并联后与压控开关S2的输入端相连于节点6；调节信号Vf1连接到节点5，调节信号Vf2连接到节点6； 所述泄露积分和放电模块由NMOS管N1-N6、压控开关S1和S2、电阻R1-R12、电容C1和C2、运算放大器A1-A4、电压比较器COMP1、COMP2和电压源构成；NMOS管N1的源极接地，NMOS管N1的栅极与调节信号Vf相连，电阻R1的一端和压控开关S1的正控制端以并联的形式相连于节点7且与NMOS管N1的漏极相连，电阻R1的另一端与5V电压源的正端相连，5V电压源的负端接地，压控开关S1的负控制端接地；忆阻器Ma1-Ma4的负端并联后与压控开关S1的输入端相连于节点5，压控开关S1的输出端和电阻R2的一端以并联的形式相连于节点8且与运算放大器A1的反相输入端相连，运算放大器A1的同相输入端接地，电阻R2的另一端和电阻R3的一端以并联的形式相连于节点9且与运算放大器A1的输出端相连；电阻R3的另一端和电阻R4的一端以并联的形式相连于节点10且与运算放大器A2的反相输入端相连，运算放大器A2的同相输入端接地；电阻R4的另一端、电阻R5的一端和NMOS管N2的漏极以并联的形式与运算放大器A2的输出端相连于节点11；NMOS管N2的源极接地，NMOS管N2的栅极与调节信号Vf相连；NMOS管N3的源极接地，NMOS管N3的栅极和电阻R12的一端相连于节点20；电阻R5的另一端、NMOS管N3的漏极和电容C1的一端以并联的形式与电压比较器COMP1的同相输入端相连于节点12；电压比较器COMP1的反相输入端与电压源Vth相连，电压比较器COMP1的正电源管脚与6V电压源相连，电压比较器COMP1的负电源管脚接地，电阻R6的一端和NMOS管N6的栅极以并联的形式与电压比较器COMP1的输出端相连于节点13，电压比较器COMP1的输出端输出信号VO1；NMOS管N4的源极接地，NMOS管N4的栅极与调节信号Vf相连，电阻R7的一端和压控开关S2的正控制端以并联的形式相连于节点14且与NMOS管N4的漏极相连，电阻R7的另一端与5V电压源的正端相连，5V电压源的负端接地，压控开关S2的负控制端接地；忆阻器Mb1-Mb4的负端并联后与压控开关S2的输入端相连于节点6，压控开关S2的输出端和电阻R8的一端以并联的形式相连于节点15且与运算放大器A3的反相输入端相连，运算放大器A3的同相输入端接地，电阻R8的另一端和电阻R9的一端以并联的形式相连于节点16且与运算放大器A1的输出端相连；电阻R9的另一端和电阻R10的一端以并联的形式相连于节点17且与运算放大器A4的反相输入端相连，运算放大器A4的同相输入端接地，电阻R10的另一端、电阻R11的一端和NMOS管N5的漏极以并联的形式与运算放大器A4的输出端相连于节点18；NMOS管N5的源极接地，NMOS管N5的栅极与调节信号Vf相连；NMOS管N6的源极接地，NMOS管N6的栅极和电阻R6的一端相连于节点13；电阻R11的另一端、NMOS管N6的漏极和电容C2的一端以并联的形式与电压比较器COMP2的同相输入端相连于节点19，电压比较器COMP2的反相输入端与电压源Vth相连，电压比较器COMP2的正电源管脚与6V电压源相连，电压比较器COMP2的负电源管脚接地，电阻R12的一端和NMOS管N3的栅极以并联的形式与电压比较器COMP2的输出端相连于节点20，电压比较器COMP2的输出端输出信号VO2； 所述权重调节模块由单稳态触发器74121A-74121F、电阻R13-R24、电容C3-C8、压控开关S3-S6、求和器SUM1-SUM3、电压源和绝对值模块ABS构成；信号VO1与单稳态触发器74121A的B管脚相连，74121A的A1和A2管脚接地，74121A的Vcc管脚和电阻R13的一端以并联的形式与5V电压源的正端相连于节点21，5V电压源的负端接地，电阻R13的另一端和电容C3的一端以并联的形式与74121A的RextCext管脚相连于节点22，电容C3的另一端与74121A的Cext管脚相连，74121A的Q管脚和电阻R16的一端以并联的形式与74121B的A1和A2管脚相连于节点23，电阻R16的另一端接地；74121B的B管脚与5V电压源的正端相连，5V电压源的负端接地，74121B的Vcc管脚和电阻R14的一端以并联的形式与5V电压源的正端相连于节点24，5V电压源的负端接地，电阻R14的另一端和电容C4的一端以并联的形式与74121B的RextCext管脚相连于节点25，电容C4的另一端与74121B的Cext管脚相连，74121B的Q管脚和压控开关S3的正控制端相连，压控开关S3的负控制端接地，压控开关S3的输入端和6V电压源的正端相连，6V电压源的负端接地，压控开关S3的输出端和电阻R17的一端以并联的形式与求和器SUM1的2端口相连于节点26，电阻R17的另一端接地；74121C的A1和A2管脚与节点26相连，74121C的B管脚与5V电压源的正端相连，5V电压源的负端接地，74121C的Vcc管脚和电阻R15的一端以并联的形式与5V电压源的正端相连于节点27，5V电压源的负端接地，电阻R15的另一端和电容C5的一端以并联的形式与74121C的RextCext管脚相连于节点28，电容C5的另一端与74121C的Cext管脚相连，74121C的Q管脚和压控开关S4的正控制端相连，压控开关S4的负控制端接地，压控开关S4的输入端和-6V电压源的正端相连，-6V电压源的负端接地，压控开关S4的输出端和电阻R18的一端以并联的形式与求和器SUM1的1端口相连于节点29，电阻R18的另一端接地，求和器SUM1的3端口输出调节信号Vf1；信号VO2与单稳态触发器74121D的B管脚相连，74121D的A1和A2管脚接地，74121D的Vcc管脚和电阻R19的一端以并联的形式与5V电压源的正端相连于节点30，5V电压源的负端接地，电阻R19的另一端和电容C6的一端以并联的形式与74121D的RextCext管脚相连于节点31，电容C6的另一端与74121D的Cext管脚相连，74121D的Q管脚和电阻R22的一端以并联的形式与74121E的A1和A2管脚相连于节点32，电阻R22的另一端接地；74121E的B管脚与5V电压源的正端相连，5V电压源的负端接地，74121E的Vcc管脚和电阻R20的一端以并联的形式与5V电压源的正端相连于节点33，5V电压源的负端接地，电阻R20的另一端和电容C7的一端以并联的形式与74121E的RextCext管脚相连于节点34，电容C7的另一端与74121E的Cext管脚相连，74121E的Q管脚和压控开关S5的正控制端相连，压控开关S5的负控制端接地，压控开关S5的输入端和6V电压源的正端相连，6V电压源的负端接地，压控开关S5的输出端和电阻R23的一端以并联的形式与求和器SUM2的2端口相连于节点35，电阻R23的另一端接地；74121F的A1和A2管脚与节点35相连，74121F的B管脚与5V电压源的正端相连，5V电压源的负端接地，74121F的Vcc管脚和电阻R21的一端以并联的形式与5V电压源的正端相连于节点36，5V电压源的负端接地，电阻R21的另一端和电容C8的一端以并联的形式与74121F的RextCext管脚相连于节点37，电容C8的另一端与74121F的Cext管脚相连，74121F的Q管脚和压控开关S6的正控制端相连，压控开关S6的负控制端接地，压控开关S6的输入端和-6V电压源的正端相连，-6V电压源的负端接地，压控开关S6的输出端和电阻R24的一端以并联的形式与求和器SUM2的1端口相连于节点38，电阻R24的另一端接地，求和器SUM2的3端口输出调节信号Vf2；调节信号Vf1和Vf2分别与求和器SUM3的1端口和2端口相连，SUM3的3端口和绝对值模块ABS的输入端相连，ABS的输出端输出调节信号Vf。

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