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龙图腾网获悉安徽大学申请的专利用于CIS的两步式差分全并行ADC电路、模块获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119316742B 。

龙图腾网通过国家知识产权局官网在2025-12-05发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411485732.4，技术领域涉及：H04N25/772；该发明授权用于CIS的两步式差分全并行ADC电路、模块是由赵强;秦瑞;徐寄涛;王子鸣;胡瑞桐;李鑫;戴成虎;李志刚;彭春雨;吴秀龙设计研发完成，并于2024-10-23向国家知识产权局提交的专利申请。

本用于CIS的两步式差分全并行ADC电路、模块在说明书摘要公布了：本发明涉及CMOS图像传感器设计技术领域，具体涉及用于CIS的两步式差分全并行ADC电路、模块。本发明提供了用于CIS的两步式差分全并行ADC电路，包括：粗量化发生部、细量化发生部、比较器部、存储电容部、量化开关部、逻辑控制部、信号处理部、计数器部、加法器部。本发明采用两步式列级差分全并行处理，将11bit量化过程分解成并行的5bit粗量化和6bit细量化，能够有效缩短整体的量化时间，提高ADC的数据量化速率。本发明解决了传统SSADC量化时间长、转换速度低从而限制CMOS图像传感器帧频的问题。

本发明授权用于CIS的两步式差分全并行ADC电路、模块在权利要求书中公布了：1.一种用于CIS的两步式差分全并行ADC电路，用于对单列像素信号VIN进行11bit量化；其特征在于，所述用于CIS的两步式差分全并行ADC电路包括： 粗量化发生部DAC1，其用于提供阶梯斜坡电压信号RAMP_Coarse、并作为粗量化斜坡电压； 细量化发生部DAC2，其用于提供一组差分斜坡电压信号RAMP_Fine1~RAMP_Fine2、并作为细量化斜坡电压； 存储电容部； 量化开关部； 比较器部，其用于将VIN与粗量化斜坡电压、细量化斜坡电压进行比较；比较器部包括：2个比较器COMP1~COMP2；COMP1、COMP2的反相输入端均连接VIN；COMP1、COMP2的同相输入端通过存储电容部、量化开关部连接RAMP_Coarse、RAMP_Fine1、RAMP_Fine2、参考电压VREF；COMP1的输出端用于输出控制信号CN1；COMP2的输出端用于输出控制信号CN2； 逻辑控制部Logic1，其用于依据CN1对量化开关部进行控制； 信号处理部Logic2，其用于依据CN1、CN2生成控制信号RB1、COUNT1、COUNT2； 计数器部包括：2个计数器Counter1~Counter2；Counter1用于依据COUNT1进行5bit粗量化的计数；Counter2用于依据COUNT2进行6bit细量化的计数；以及 加法器部Adder，其用于依据RB1对Counter1、Counter2的计数值按照预设规则进行数据处理，得到最终的11bit量化结果； 其中，Logic2包括：4个D触发器DFF1~DFF4、3个与门AND1~AND3、1个或门OR； DFF1、DFF2的RB端均连接复位信号RST； DFF1的时钟输入CLK端连接CN2，D端和Q非端相接； AND1的输入端一连接DFF1的Q端、并记为控制信号CM2，输入端二连接CN1； DFF2的时钟输入CLK端连接AND1的输出端，D端连接数字电源电压VCC12，Q端输出COUNT1； DFF3的时钟输入CLK非端连接CN1，D端连接VCC12，RB端连接RB1，Q端输出控制信号A1； AND2的输入端一连接DFF3的Q非端，输入端二连接RST，输出端输出控制信号RB2； DFF4的时钟输入CLK非端连接CM2，D端连接VCC12，RB端连接RB2，Q端输出控制信号B1； AND3的输入端一连接DFF4的Q非端，输入端二连接RST，输出端输出RB1； OR的输入端一连接A1，输入端二连接B1，输出端输出COUNT2。

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