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龙图腾网获悉电子科技大学申请的专利一种极短沟道纳米墙(NWaFET)器件栅极自对准实现方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119132961B 。

龙图腾网通过国家知识产权局官网在2025-12-09发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411198889.9，技术领域涉及：H10D30/62；该发明授权一种极短沟道纳米墙(NWaFET)器件栅极自对准实现方法是由李平;宋沛林;廖永波;李超设计研发完成，并于2024-08-29向国家知识产权局提交的专利申请。

本一种极短沟道纳米墙(NWaFET)器件栅极自对准实现方法在说明书摘要公布了：本发明公开了一种极短沟道纳米墙NWaFET器件栅极自对准实现方法，涉及微电子技术和集成电路IC领域。本发明一种极短沟道纳米墙NWaFET器件栅极自对准实现方法，该方法将MOS器件在垂直方向上堆叠，该结构能够提高IC集成度，节约芯片面积，该垂直结构同时采用了栅极自对准的方式，该发明结构的栅极区域仅包裹沟道区域或沟道区及与其相邻的轻掺杂漂移区，能够极大减小栅极与重掺杂区域间的寄生电容，使器件频率特性提高。利用氮化硅和氧化硅作为掩膜，实现栅极自对准，减少了光刻次数和多次套刻带来的误差，提高了集成电路的集成度，降低了制作工艺的难度和成本。

本发明授权一种极短沟道纳米墙(NWaFET)器件栅极自对准实现方法在权利要求书中公布了：1.一种极短沟道纳米墙NWaFET器件栅极自对准实现方法，其特征在于，在该结构最下方为一个P‑well硅单晶半导体区域101，在该p‑well硅单晶半导体区域101上部形成NMOS器件的硅单晶N+漏极区域102；在该N+漏极区域102上方有硅单晶N‑漏极区域103；在该N‑漏极区域103上方是P型沟道半导体区域104；在该p型沟道半导体区域104上方是硅单晶半导体N+源极区域105；所述N+漏极区域102包括上部和下部，下部宽于上部，下部的下表面和侧面被P‑well硅单晶半导体区域101包围，在上述NMOS的N‑漏极区域103、P型沟道半导体区域104、N+源极区域105的侧面设置有沟槽，沟槽的下表面低于NMOS的N+漏极区域102和N‑漏极区域103的界面或与之持平；沟槽内填充有栅电极108和绝缘介质110；栅电极108的下表面低于NMOS的P型沟道半导体区域104和N‑漏极区域103的界面或与之持平，栅电极108的上表面高于NMOS的P型沟道半导体区域104和N+源极区域105的界面或与之持平；栅电极108由重掺杂多晶构成；绝缘介质110用于隔离栅电极108和其他半导体区；NMOS漏电极109设置于NMOS的N‑漏极区域103、P型沟道半导体区域104、N+源极区域105的侧面；NMOS金属栅电极107设置于NMOS的多晶栅电极108上方，P型沟道半导体区域104、N+源极区域105的侧面；绝缘材料106使得NMOS漏电极109与NMOS的N‑漏极区域103、P型沟道半导体区域104、N+源极区域105隔离。

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