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龙图腾网获悉中国电子科技集团公司第十研究所申请的专利DAC采样系统传输路径延时误差的通用校准系统及方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115483929B 。

龙图腾网通过国家知识产权局官网在2026-01-09发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211161854.9，技术领域涉及：H03M1/10；该发明授权DAC采样系统传输路径延时误差的通用校准系统及方法是由胡洪;吴江;张晓波;唐洪军设计研发完成，并于2022-09-23向国家知识产权局提交的专利申请。

本DAC采样系统传输路径延时误差的通用校准系统及方法在说明书摘要公布了：本发明公开了一种DAC采样系统传输路径延时误差的通用校准系统及方法，属于DAC采样领域，包括：注入采样时钟，数字信号通过多通道输入DA芯片转换为模拟信号输出，DA通过串行外设接口连接FPGA。FPGA采用并串转换原语或并串转换IP核实现第一级增速，DA对多相信号进行合成实现第二级增速。根据DA的采样率和并串转换系数，FPGA配置发送相应频率的测试信号，FPGA通过虚拟IO将时延参数动态置输出延时控制原语，在DA数据接收端观测数据线的相位关系，对齐通道内和通道间所有数据线，FPGA完成数字信号源切换发送实际信号，完成输出延时校准。本发明能够适应DA数据线PCB布线未做等长处理，修正数据输出延时。

本发明授权DAC采样系统传输路径延时误差的通用校准系统及方法在权利要求书中公布了：1.一种DAC采样系统传输路径延时误差的通用校准系统，其特征在于，包括：时钟源CLK、输出信号S、集成M个通道高速模数转换DA芯片、大规模可编程门阵列FPGA和FPGA内置程序； 时钟源CLK和FPGA配置发送的数字信号通过集成M通道高速数模转换DA芯片，FPGA通过SPI接口配置DA芯片，FPGA通过高速并行接口连接DA芯片组成高速采样系统； FPGA采用高速并串转换原语OSERDES或并串转换IP核SelectIO将并行数据转换成串行数据注入DA芯片，实现第一级增速；通过FPGA配置DA芯片，完成多通道输入数字信号的多相合成，实现并串转换，实现第二级增速； 所述FPGA内置程序，根据DA芯片采样率发送对应多路分频频率的测试信号，设置虚拟输入输出，实时控制DAC数据线输出延时，并将延时值动态置入FPGA延时控制语句，通过示波器观测输出的数字信号相位是否一致，实时调整各数据线等长需要的补偿延时值，完成整个校准； 所述第一级增速由FPGA完成，通过所述高速并串转换原语OSERDES或并串转换IP核SelectIO将多条并行支路数据转换为串行数据，实现所述第一级增速； 所述第二级增速设计由DA芯片完成，FPGA通过SPI接口配置DA芯片，将多通道数字信号源进行多相合成，实现所述第二级增速； 所述FPGA内置程序采用状态机设计思路实现，具体为将状态机分为空等待状态Idle、配置DA多相合成状态Synthesis、FPGA发送测试信号状态Test_in、时延参数校准状态Align、判断注入DA数据线是否对齐状态JudgeMent和FPGA发送实际数字信号状态Test_out。

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