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龙图腾网获悉畅想科技有限公司申请的专利具有时钟选通的用于执行矩阵乘法的硬件单元获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114816332B 。

龙图腾网通过国家知识产权局官网在2026-01-30发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210425391.6，技术领域涉及：G06F7/544；该发明授权具有时钟选通的用于执行矩阵乘法的硬件单元是由克里斯·马丁;阿祖拉·普利梅诺设计研发完成，并于2018-11-02向国家知识产权局提交的专利申请。

本具有时钟选通的用于执行矩阵乘法的硬件单元在说明书摘要公布了：本公开涉及具有时钟选通的用于执行矩阵乘法的硬件单元。本公开提供了用于经由多级管线执行矩阵乘法的硬件单元和方法，其中，与管线的一个或多个级相关联的存储元件基于已知具有零值或者能被视为具有零值的数据元素和或其部分而被时钟选通。在一些情况下，可以基于每个数据元素，基于该数据元素是否具有零值或者可以被视为具有零值来对存储元件进行时钟选通。在其他情况下，可以基于部分元素，基于该数据元素的位宽来对存储元件进行时钟选通。例如，如果数据元素的位宽小于该数据元素的最大位宽，则与该数据元素相关的一部分位可被视为具有零值并且与该数据元素相关联的一部分存储元件可以不被时钟控制。

本发明授权具有时钟选通的用于执行矩阵乘法的硬件单元在权利要求书中公布了：1.一种用于执行第一数据元素的第一矩阵和第二数据元素的第二矩阵之间的矩阵乘法的硬件单元，所述硬件单元包括： 乘法器级，包括多个乘法器，每个乘法器被配置为将第一数据元素和第二数据元素相乘以产生乘法数据元素； 一个或多个加法器级，其位于所述乘法器级之后并且形成加法器树以产生所述乘法数据元素的总和，每个加法器级包括一个或多个加法器，所述一个或多个加法器被配置为将前一级输出的至少两个数据元素相加以产生加法数据元素； 一组存储元件，用于每个乘法器并且用于每个加法器，用于乘法器或用于加法器的一组存储元件包括用于要由该乘法器或该加法器处理的每个数据元素的每个位的存储元件；以及 时钟选通控制逻辑，用于每个乘法器并且用于每个加法器，所述时钟选通控制逻辑被配置为： 接收要由乘法器或加法器处理的每个数据元素的元素选通信号，所述元素选通信号指示该数据元素是否能被视为具有零值， 响应于数据元素的元素选通信号指示所述数据元素能被视为具有零值，对与所述数据元素相对应的所有存储元件进行时钟选通， 基于接收到的元素选通信号，确定由乘法器或加法器产生的数据元素是否能被视为具有零值，以及 在后续级向时钟选通控制逻辑提供输出元素选通信号，所述输出元素选通信号指示由乘法器或加法器产生的数据元素是否能被视为具有零值，使得元素选通信息从一个级传播到下一个级。

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