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龙图腾网获悉西安电子科技大学申请的专利一种基于Σ-Δ调制器的小数倍频延迟锁相环获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119652314B 。

龙图腾网通过国家知识产权局官网在2026-01-30发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411628224.7，技术领域涉及：H03L7/081；该发明授权一种基于Σ-Δ调制器的小数倍频延迟锁相环是由李振荣;李云龙;刘帅洋;田显亮设计研发完成，并于2024-11-14向国家知识产权局提交的专利申请。

本一种基于Σ-Δ调制器的小数倍频延迟锁相环在说明书摘要公布了：本发明公开了一种基于Σ‑Δ调制器的小数倍频延迟锁相环，通过逻辑选择信号产生模块提供逻辑选择信号sel，控制压控振荡器VCO环路断开和闭合，以实现控制小数倍频延迟锁相环在Fractional‑NPLL模式和DLL模式的周期性切换；通过周期性地从Fractional‑NPLL模式切换至DLL模式，以实现周期性地引入干净的参考时钟上升沿，将输出时钟的上升沿替换成干净的参考时钟上升沿，从而在降低了输出时钟的抖动的同时提高了输出时钟的频率分辨率；通过引入基于Σ‑Δ调制器的可编程分频器实现小数倍频。进一步地，本发明提出的逻辑选择信号产生模块具有逻辑自恢复功能，可以解决小数倍频过程中无法正常锁定的问题。

本发明授权一种基于Σ-Δ调制器的小数倍频延迟锁相环在权利要求书中公布了：1.一种基于Σ-Δ调制器的小数倍频延迟锁相环，其特征在于，包括： 逻辑选择信号产生模块、鉴频鉴相器PFD、电荷泵CP、滤波器LPF、压控振荡器VCO、第一单端转差分模块、第二单端转差分模块、第一PN+S计数器、第二PN+S计数器、基于Σ-Δ调制器的可编程分频器、选择器MUX1、选择器MUX2；其中， 所述逻辑选择信号产生模块具有逻辑自恢复功能，用于控制小数倍频延迟锁相环周期性地工作；在一个周期内，小数倍频延迟锁相环依次工作在Fractional-NPLL模式或DLL模式下； 在Fractional-NPLL模式下，逻辑选择信号产生模块根据参考时钟CLKREF和压控振荡器VCO的输出时钟CLKOUT输出高电平的逻辑选择信号sel；所述第一单端转差分模块将逻辑选择信号sel转换为信号sel+和信号sel-；所述选择器MUX1在信号sel+的控制下将参考时钟CLKREF作为输入信号CLK_IN输出；所述第二单端转差分模块将输入信号CLK_IN转换为信号CLK_IN+和信号CLK_IN-；所述鉴频鉴相器PFD检测输入信号CLK_IN和反馈信号CLK_O的频率差和相位差，输出脉冲信号；所述电荷泵CP将脉冲信号转换为充放电电流输出；所述滤波器LPF在信号sel+和信号sel-的控制下，作为低通滤波器滤除充放电电流中的高频噪声信号，输出控制电压Vctrl；所述压控振荡器VCO在信号sel+和信号sel-的控制下VCO环路闭合，根据信号CLK_IN+、信号CLK_IN-和控制电压Vctrl，产生输出时钟CLKOUT；所述基于Σ-Δ调制器的可编程分频器根据输出时钟CLKOUT输出反馈信号CLK_O；所述选择器MUX2在信号sel+的控制下，将反馈信号CLK_O传输至所述鉴频鉴相器PFD； 在DLL模式下，所述逻辑选择信号产生模块根据参考时钟CLKREF和压控振荡器VCO的输出时钟CLKOUT输出低电平的逻辑选择信号sel；所述第一单端转差分模块将逻辑选择信号sel转换为信号sel+和信号sel-；所述第一PN+S计数器根据所述参考时钟CLKREF得到第一计数信号，所述选择器MUX1在信号sel+的控制下将所述第一计数信号作为输入信号CLK_IN输出，完成干净的参考时钟的引入，以消除在Fractional-NPLL模式下的抖动；所述第二单端转差分模块将输入信号CLK_IN转换为信号CLK_IN+和信号CLK_IN-；所述鉴频鉴相器PFD检测输入信号CLK_IN和反馈信号CLK_O的频率差和相位差，输出脉冲信号；所述电荷泵CP将脉冲信号转换为充放电电流输出；所述滤波器LPF在信号sel+和信号sel-的控制下作为单电容滤波器，根据充放电电流，输出控制电压Vctrl；所述压控振荡器VCO在信号sel+和信号sel-的控制下VCO环路断开，根据信号CLK_IN+、信号CLK_IN-和控制电压Vctrl，引入干净的参考时钟作为输出时钟CLKOUT；所述第二PN+S计数器根据输出时钟CLKOUT输出反馈信号CLK_O；所述选择器MUX2在信号sel+的控制下，将反馈信号CLK_O传输至所述鉴频鉴相器PFD； 所述逻辑选择信号产生模块，包括： 第三单端转差分模块、缓冲单元BUFFER、D触发器DFF1、D触发器DFF2、反相器INV1、反相器INV2、反相器INV3、反相器INV4、反相器INV5、异或门XOR、PN+S计数器1、PN+S计数器2、MOS管M01、MOS管M02、MOS管M03、MOS管M04和MOS管M05；其中， 所述第三单端转差分模块的输入端与所述PN+S计数器2的输出端连接，第一输出端与所述缓冲单元BUFFER的输入端连接，第二输出端与所述D触发器DFF2的CKN端； 所述缓冲单元BUFFER的输出端与所述D触发器DFF1的CLK端连接； 所述D触发器DFF1的D端与自身的QN端连接，Q端与所述异或门XOR的第一输入端连接； 所述D触发器DFF2的D端与自身的QN端连接，QN端与所述异或门XOR的第二输入端连接； 所述反相器INV1的输入端接入输出时钟CLKOUT，输出端与所述PN+S计数器1的输入端连接； 所述反相器INV2的输入端与所述PN+S计数器1的输出端连接，输出端与所述MOS管M01的栅极连接； 所述反相器INV3的输入端接入外部复位信号rst_n，输出端与所述PN+S计数器2的rstn复位端连接； 所述反相器INV4的输入端与所述反相器INV5的输出端连接，输出端与所述反相器INV5的输入端连接； 所述反相器INV5的输入端与所述MOS管M02的漏极连接，输出端作为所述逻辑选择信号产生模块的输出端； 所述异或门XOR的输出端与所述PN+S计数器1的rstn复位端连接； 所述PN+S计数器2的输入端接入参考时钟CLKREF，输出端与所述MOS管M04的栅极连接； 所述MOS管M01的源极接入电源电压，漏极与所述MOS管M02的源极连接； 所述MOS管M02的栅极接入输出时钟CLKOUT，漏极与所述反相器INV5的输入端连接； 所述MOS管M03的源极与所述MOS管M04的漏极连接，栅极与所述MOS管M02的栅极连接，漏极与所述MOS管M02的漏极连接； 所述MOS管M04的源极接地，栅极与所述PN+S计数器2的输出端连接； 所述MOS管M05的源极接地，栅极与所述反相器INV3的输入端连接，漏极与所述异或门XOR的输出端连接。

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