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龙图腾网获悉西安电子科技大学申请的专利一种半速率数据重定时的时钟数据恢复电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115514362B 。

龙图腾网通过国家知识产权局官网在2026-02-06发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211048235.9，技术领域涉及：H03L7/099；该发明授权一种半速率数据重定时的时钟数据恢复电路是由刘术彬;王霖伟;董志成;赵潇腾;杨泽恺;王梦豪;刘晓贤;朱樟明设计研发完成，并于2022-08-30向国家知识产权局提交的专利申请。

本一种半速率数据重定时的时钟数据恢复电路在说明书摘要公布了：本发明公开了一种半速率数据重定时的时钟数据恢复电路，包括开关电容模块、滤波器电容、两级差分环形振荡器、时钟缓冲器、四相同或门模块和重定时器模块，其中，开关电容模块利用输入的二进制随机数据控制采样周期和采样频率，对时钟信号进行采样，输出采样电压信号；滤波器电容对采样电压信号进行滤波并输出控制电压；两级差分环形振荡器根据控制电压产生四路时钟信号；时钟缓冲器获得四路方波时钟信号；四相同或门模块输出二倍频的时钟信号并反馈至开关电容模块；重定时器模块根据两路方波时钟信号对二进制随机数据进行数据采样。本发明可以显著降低功耗，减小面积，节约成本，且拥有良好的恢复时钟的抖动性能与恢复数据的抖动容限性能。

本发明授权一种半速率数据重定时的时钟数据恢复电路在权利要求书中公布了：1.一种半速率数据重定时的时钟数据恢复电路，其特征在于，包括开关电容模块101、滤波器电容C2、两级差分环形振荡器102、时钟缓冲器103、四相同或门模块104和重定时器模块105，其中， 所述开关电容模块101连接所述四相同或门模块104，用于利用输入的二进制随机数据控制采样周期和采样频率，以对所述四相同或门模块104反馈的时钟信号进行电压采样，输出采样电压信号； 所述滤波器电容C2连接在所述开关电容模块101的输出端，用于对所述采样电压信号进行滤波并输出控制电压； 所述两级差分环形振荡器102连接所述滤波器电容C2，用于根据所述控制电压产生四路时钟信号，每路时钟信号相位差为90°； 所述时钟缓冲器103用于对所述四路时钟信号的占空比进行调节，获得相位差依次为90°的四路方波时钟信号； 所述四相同或门模块104连接所述时钟缓冲器103，用于对所述四路方波时钟信号进行两两同或处理，输出二倍频的时钟信号并反馈至所述开关电容模块101； 所述重定时器模块105连接所述时钟缓冲器103，用于根据来自所述时钟缓冲器103的相位差为180°的两路方波时钟信号对输入的二进制随机数据进行数据采样，输出两路恢复数据； 所述开关电容模块101包括第一switch开关S1、采样开关电容C1和第二switch开关S2，其中， 所述第一switch开关S1的第一控制端连接第一二进制随机数据输入端Din，所述第一switch开关S1的第二控制端连接第二二进制随机数据输入端，所述第一switch开关S1的输入端连接所述四相同或门模块104的输出端； 所述采样开关电容C1的第一端连接在所述第一switch开关S1的输出端，所述采样开关电容C1的第二端连接接地端； 所述第二switch开关S2的输入端连接所述第一switch开关S1的输出端，所述第二switch开关S2的第一控制端连接第一二进制随机数据输入端Din，所述第二switch开关S2的第二控制端连接第二二进制随机数据输入端，所述第二switch开关S2的输出端连接所述滤波器电容C2； 所述第一二进制随机数据Din和所述第二二进制随机数据输入端发出的二进制随机数据为反向信号； 所述四相同或门模块104包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15和第十六MOS管M16，其中， 所述第四MOS管M4的栅极、所述第七MOS管M7的栅极、所述第十MOS管M10的栅极和所述第十三MOS管M13的栅极均连接时钟缓冲器103的第一时钟输出端A1；所述第一MOS管M1的栅极、所述第六MOS管M6的栅极、所述第九MOS管M9的栅极和所述第十四MOS管M14的栅极均连接时钟缓冲器103的第二时钟输出端A2；所述第二MOS管M2的栅极、所述第五MOS管M5的栅极、所述第十二MOS管M12的栅极和所述第十五MOS管M15的栅极均连接时钟缓冲器103的第三时钟输出端A3；所述第三MOS管M3的栅极、所述第八MOS管M8的栅极、所述第十一MOS管M11的栅极和所述第十六MOS管M16的栅极均连接时钟缓冲器103的第三时钟输出端A4； 所述第五MOS管M5、所述第六MOS管M6、所述第七MOS管M7和所述第八MOS管M8的源极均连接接地端，所述第五MOS管M5的漏极连接所述第一MOS管M1的源极，所述第六MOS管M6的漏极连接所述第二MOS管M2的源极，所述第七MOS管M7的漏极连接所述第三MOS管M3的源极，所述第八MOS管M8的漏极连接所述第四MOS管M4的源极； 所述第九MOS管M9的源极、所述第十MOS管M10的源极、所述第十一MOS管M11的源极和所述第十二MOS管M12的源极均连接电源端，所述第九MOS管M9的漏极连接所述第十三MOS管M13的源极，所述第十MOS管M10的漏极连接所述第十四MOS管M14的源极，所述第十一MOS管M11的漏极连接所述第十MOS管M15的源极，所述第十二MOS管M12的漏极连接所述第十六MOS管M16的源极； 所述第一MOS管M1、所述第二MOS管M2、所述第三MOS管M3、所述第四MOS管M4、所述第十三MOS管M13、所述第十四MOS管M14、所述第十五MOS管M15和所述第十六MOS管M16共同连接至该四相同或门的输出端VOUT。

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