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龙图腾网获悉中国科学技术大学申请的专利基于位级稀疏性的软硬件协同DNN运算加速方法及FPGA架构获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN121072626B 。

龙图腾网通过国家知识产权局官网在2026-02-13发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202511553064.9，技术领域涉及：G06N3/063；该发明授权基于位级稀疏性的软硬件协同DNN运算加速方法及FPGA架构是由宫磊;王超;陈兴焱;王子涵;王腾;娄文启;李曦;陈香兰;周学海设计研发完成，并于2025-10-29向国家知识产权局提交的专利申请。

本基于位级稀疏性的软硬件协同DNN运算加速方法及FPGA架构在说明书摘要公布了：本发明公开了一种基于位级稀疏性的软硬件协同加速方法及FPGA架构，该方法包括：基于位级串行算术单元组成目标阵列，基于粗粒度编码方法，将操作数转换为用于位级稀疏计算的编码表示；位级串行算术单元为与粗粒度编码方法协同设计得到；基于查找表资源特性对位级串行算术单元进行优化；基于目标阵列执行针对编码表示的乘积累加运算；基于分布式控制器，通过微观负载均衡通信策略管理目标阵列内的数据流和计算调度。粗粒度编码方法以及位级串行算术单元的使用，在保持计算精度的同时提升了信息处理密度和硬件资源利用率；基于微观负载均衡通信策略，改善了计算时间不确定性和负载不均衡，进而提升了FPGA平台乘积累加运算效率和资源利用率。

本发明授权基于位级稀疏性的软硬件协同DNN运算加速方法及FPGA架构在权利要求书中公布了：1.一种基于位级稀疏性的软硬件协同DNN运算加速方法，应用于FPGA平台上DNN的乘积累加运算，其特征在于，所述方法包括： 基于若干位级串行算术单元组成目标阵列；所述目标阵列配置于FPGA平台上； 通过FPGA平台上目标阵列边缘的编码器，基于粗粒度编码方法，将输入的操作数转换为用于位级稀疏计算的编码表示；所述操作数基于二进制表示；所述位级串行算术单元是与所述粗粒度编码方法协同设计得到的； 基于FPGA平台的查找表的资源特性调整目标阵列中每个位级串行算术单元； 基于目标阵列执行针对编码表示的乘积累加运算，得到计算结果； 解除目标阵列的全局同步限制； 对于目标阵列中每个位级串行算术单元，基于该位级串行算术单元的本地缓冲区的状态以及该位级串行算术单元对应的下级位串行算术游单元的请求状态，确定FPGA平台上操作数传输以及计算执行的时机； 基于所述FPGA平台对应的分布式控制器，根据确定出的操作数传输以及计算执行的时机，执行相邻位级串行算术单元间的操作数请求及发送操作，以管理所述目标阵列内的数据流和计算调度。

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