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龙图腾网获悉大连理工大学申请的专利一种基于FPGA的点云目标检测神经网络加速器和加速方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116484929B 。

龙图腾网通过国家知识产权局官网在2026-02-17发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310242196.4，技术领域涉及：G06N3/063；该发明授权一种基于FPGA的点云目标检测神经网络加速器和加速方法是由马艳华;李雪松;李伟明;董昕元设计研发完成，并于2023-03-14向国家知识产权局提交的专利申请。

本一种基于FPGA的点云目标检测神经网络加速器和加速方法在说明书摘要公布了：本发明属于基于FPGA的硬件加速器设计领域，提出一种基于FPGA的点云目标检测神经网络加速器和加速方法。卷积加速器包括指令解码模块、卷积模块、累加模块、截位模块和激活函数。中间值缓存只暂存1个特征图的通道，消耗BRAM较少，适用于加速特征图尺寸较大、通道数较多、网络规模较大的点云目标检测神经网络。本发明具有灵活的可配置性以及优秀的复用性，因此本发明能加速点云目标检测神经网络的不同卷积层，且适合作为IP集成到大型设计中，减少FPGA资源消耗，提高资源利用率；而且设置权重和输入特征图共用一个数据输入通道，同时卷积中间值暂存至片上BRAM，减少了特征图搬运次数，节省了FPGA接口带宽。

本发明授权一种基于FPGA的点云目标检测神经网络加速器和加速方法在权利要求书中公布了：1.一种基于FPGA的点云目标检测神经网络加速器，其特征在于，该基于FPGA的点云目标检测神经网络加速器包括指令解码模块、卷积模块、累加模块、截位模块和激活函数；控制信号经指令解码模块分别输入至卷积模块、累加模块和截位模块；数据流依次经过卷积模块、累加模块、截位模块和激活函数输出； 指令解码模块，用于解码指令总线所承载的控制信号，获取卷积模块、累加模块和截位模块所需的参数； 卷积模块，用于缓存已量化的权重和输入特征图数据，并进行并行卷积运算；卷积模块包括卷积控制模块、权重缓存、输入缓存、乘法器阵列和加法树；卷积控制模块用于控制并行卷积计算进度、控制权重缓存和输入缓存的数据读取；卷积控制模块内置权重计数器w_cnt、行计数器row_cnt、列计数器col_cnt、步长行计数器s_row_cnt和步长列计数器s_col_cnt；权重缓存用于缓存权重数据，并将权重数据输出至乘法器阵列；输入缓存主要由移位寄存器、输入寄存器阵列构成，用于按行缓存输入特征图数据，并将输入特征图数据输出至乘法器阵列；权重缓存和输入缓存共用数据输入通道，依次输入不同数据；乘法器阵列由多个乘法器组成阵列，用于执行并行卷积运算中的多个乘法运算；加法树由多级加法器构成流水线，每级加法器由多个二输入一输出加法器组成，每级加法器在一个时钟周期内将多个输入数据两两相加，并将结果输出至下一级加法器；加法树用于将乘法器阵列输出的多个乘法结果在多个时钟周期内求和，求和结果作为中间值输出至累加模块； 累加模块，用于存放由卷积模块输出的不同批次中间值，并将不同批次中间值对应像素累加，累加完成后生成输出特征图，然后对输出特征图添加偏置，输出至截位模块；累加模块包括累加与控制模块和中间值缓存；累加与控制模块用于控制累加进度，从中间值缓存中读取上一批次求和结果，将读取的上一批次求和结果与加法树输出的当前批次中间值相加得到当前批次求和结果，并将当前批次求和结果写入中间值缓存，所有批次中间值累加结束后得到输出特征图，然后对输出特征图执行加偏置操作；中间值缓存主要由BRAM构成，用于缓存由卷积模块计算出的第一批中间值以及缓存由累加与控制模块计算出的当前批次求和结果；累加与控制模块内置累加批次计数器parl_cnt； 截位模块，用于截短加偏置的输出特征图的位宽，其包括1个乘法器； 激活函数，用于将截短后的输出特征图通过激活函数处理后输出。

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