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龙图腾网获悉复旦大学申请的专利一种基于FPGA的Transformer硬件加速器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115545177B 。

龙图腾网通过国家知识产权局官网在2026-03-10发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211135583.X，技术领域涉及：G06N3/063；该发明授权一种基于FPGA的Transformer硬件加速器是由周昊;王堃设计研发完成，并于2022-09-19向国家知识产权局提交的专利申请。

本一种基于FPGA的Transformer硬件加速器在说明书摘要公布了：本发明公开了一种基于FPGA的Transformer硬件加速器；其包括数据预处理模块、计算单元和控制器；计算单元包括矩阵处理单元和非线性处理单元；非线性处理单元包括激活函数单元、层标准化模块和Softmax模块；数据预处理模块部署在CPU上，控制器和计算单元部署在FPGA上，数据预处理模块对需要处理的文本进行预处理，转化为整数序列输入到FPGA中，数据在计算单元中经过控制器的调度完成计算过程，最终得到输出结果。本发明在计算时只需要使用更少的逻辑资源，就可以在更短的时间内得到结果，同时不影响最终的计算精度。

本发明授权一种基于FPGA的Transformer硬件加速器在权利要求书中公布了：1.一种基于FPGA的Transformer硬件加速器，其特征在于，其包括数据预处理模块、计算单元和控制器；数据预处理模块部署在CPU上，控制器和计算单元部署在FPGA上，数据预处理模块对需要处理的文本进行预处理，转化为整数序列输入到FPGA中，数据在计算单元中经过控制器的调度完成计算过程，最终得到输出结果；其中： 计算单元包括矩阵处理单元和非线性处理单元； 矩阵处理单元包括矩阵乘法单元和矩阵加法单元，矩阵乘法单元用于计算多头注意力机制和前馈神经网络中的矩阵乘法，矩阵加法单元执行层标准化之前的残差连接；矩阵乘法单元采用脉动阵列结构，矩阵乘法单元中，输入缓存依次和脉动阵列、中间缓存和累加器相连；矩阵乘法单元的输入缓存根据脉动阵列的大小，将输入矩阵分割为多个小矩阵的组合，小矩阵经过脉动阵列得到矩阵乘法的部分结果，部分结果被存储在中间缓存中，中间缓存与累加器相连，每当脉动阵列得到新的部分结果，累加器都会将新的部分结果和当前存储在中间缓存的结果相加，并重新存储在中间缓存里，当矩阵乘法单元完成每一行小矩阵的乘法后，中间缓存都会将结果传递到数据缓存中，在所有行的小矩阵完成计算后，数据缓存将每一行的结果组合，就得到最终的矩阵乘法运算结果； 非线性处理单元包括激活函数单元、层标准化模块和Softmax模块；激活函数单元使用多项式近似的方式计算；层标准化模块用于对多头注意力机制的结果进行层标准化的计算，其首先进行均值的计算，方差的计算，以及计算方差的平方根，得到标准差，然后根据均值和标准差标准化输入矩阵，再乘以层标准化模块的权重，加上层标准化模块的偏置；Softmax模块使用多项式近似的方式计算； 控制器用于根据输入矩阵的大小调整矩阵乘法单元中的中间缓存和累加器的循环周期。

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