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龙图腾网获悉兰州大学申请的专利一种基于FPGA的浮点乘加器及计算方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115756389B 。

龙图腾网通过国家知识产权局官网在2026-03-20发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211275784.X，技术领域涉及：G06F7/57；该发明授权一种基于FPGA的浮点乘加器及计算方法是由刘贵鹏;黄国华;赵桂娟设计研发完成，并于2022-10-18向国家知识产权局提交的专利申请。

本一种基于FPGA的浮点乘加器及计算方法在说明书摘要公布了：本发明公开一种基于FPGA的浮点乘加器及计算方法。本发明包括数据分配器、浮点乘法器层、浮点加法器阵和累加器。所述计算方法通过延拓乘法器层以及加法器阵来使用更多片内资源提升速度上限，其延拓的过程中乘法器层、加法器阵以及累加模块内容无需改动，对于本领域内普通技术人员而言，根据不同FPGA芯片资源配置不同乘法器层内乘法器数量十分简单且高效，提高了运算时间上限。

本发明授权一种基于FPGA的浮点乘加器及计算方法在权利要求书中公布了：1.一种基于FPGA的浮点乘加器，包括数据分配模块1、浮点乘法器层2、浮点加法器阵3和累加器4,其特征在于： 所述数据分配模块1，用于将所需乘加的待计算数据以及控制信号发送至浮点乘法器层2； 所述浮点乘法器层2由若干个乘法器模块21组成，用于接收待计算数据，并将计算乘积结果以及控制信号发送至浮点加法器阵3； 所述浮点加法器阵3由若干层加法器层组成，加法器层由执行同一批加法操作的若干个加法器模块31组成，浮点加法器阵3用于对浮点乘法器层2的计算结果进行求和运算，将最终求和结果以及控制信号传递至累加器4； 所述累加器4，用于将浮点加法器阵3所得结果累加，直至获得终止信号结束计算并输出结果； 工作态限制信号的处理流程为：当与本模块连接的下一级模块处于工作态且已经缓存了一个待计算数据，所述下一级模块给本模块的工作态限制信号置为1，此时本模块接收到这一信号并进入待分配状态，直至待分配的下一级模块处理完工作态数据且读取了所述待计算数据，工作态限制信号置为零； 所述终止信号的处理流程为：当所传输的数据为所需计算的最后一组数据a,b'或与最后一组数据a,b'相关的计算结果时，终止信号； 所述数据a,b'为计算时最后一组数据； 所述终止信号在一个时钟后置为零； 新输入信号的处理流程为：当本模块计算完成并向下一模块传输结果时，伴随结果输出置为1；所述新输入信号在一个时钟后置为零。

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