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龙图腾网获悉浙江大学申请的专利一种优化带宽降低共享缓存开销的矩阵乘加计算加速系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116011362B 。

龙图腾网通过国家知识产权局官网在2026-03-20发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310096346.5，技术领域涉及：G06F30/30；该发明授权一种优化带宽降低共享缓存开销的矩阵乘加计算加速系统是由汪宗晟;沈海斌;黄科杰设计研发完成，并于2023-01-18向国家知识产权局提交的专利申请。

本一种优化带宽降低共享缓存开销的矩阵乘加计算加速系统在说明书摘要公布了：本发明公开了一种优化带宽降低共享缓存开销的矩阵乘加计算加速系统，包括矩阵乘加计算加速器、全局缓存、低延迟访问链路、数据总线、片外存储和处理器核CPU，矩阵乘加计算加速器包含脉动阵列SA、A加载、B加载、C加载、Y保存以及PB缓冲，并且矩阵乘加计算加速器通过低延迟访问链路连接全局缓存。本发明把矩阵运算O＝IWT拆分成mn次Y＝AB子矩阵运算并充分利用了不同行列方向上子矩阵数据的复用性，实现在不影响性能的前提下降低全局缓存数据访问次数和全局缓存数据访问带宽，并且增加的存储器层次容量小开销低，能兼容原有的矩阵运算模式，同时根据带宽要求CPU通过调整m和n寄存器的值在CPU核和矩阵乘加计算加速器之间可以动态调整带宽分配。

本发明授权一种优化带宽降低共享缓存开销的矩阵乘加计算加速系统在权利要求书中公布了：1.一种优化带宽降低共享缓存开销的矩阵乘加计算加速系统，其特征在于：包括矩阵乘加计算加速器、全局缓存、低延迟访问链路、数据总线、片外存储和处理器核CPU，所述片外存储、处理器核CPU、全局缓存、矩阵乘加计算加速器分别与数据总线相连，所述的全局缓存中分配一部分存储空间作为第一运行缓存用于矩阵乘加过程中中间数据的存储，所述矩阵乘加计算加速器通过低延迟访问链路连接全局缓存并访问第一运行缓存；所述低延迟访问链路具有高于数据总线访问全局缓存的优先级， 所述矩阵乘加计算加速器包含脉动阵列SA、矩阵A加载模块、矩阵B加载模块、矩阵C加载模块、矩阵Y保存模块以及PB缓冲， 其中，所述脉动阵列SA由r行c列的计算单元PE以二维阵列的形式构成，在脉动阵列SA中的每个PE内均包含一个用于缓冲B矩阵元素的第一缓冲器；PB缓冲设置在脉动阵列SA的输出侧，其包含有一个累加器，PB缓冲用于缓存相邻时钟脉冲内SA的输出相互累加产生的部分和；所述矩阵A加载模块从数据总线获得输入矩阵A的值并脉动输入到SA，矩阵B加载模块通过数据总线将预先存储在片外存储或者全局缓存内的系数矩阵B加载到SA内；矩阵C加载模块通过数据总线将片外存储或者全局缓存内的矩阵C加载到第一运行缓存内；所述矩阵Y保存模块用于将第一运行缓存内的计算结果Y矩阵保存到片外存储或者全局缓存内；所述低延迟访问链路用于脉动阵列SA输出侧累加器对第一运行缓存的读写访问、矩阵C加载模块对第一运行缓存的写访问、矩阵Y保存模块对第一运行缓存的读访问。

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