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龙图腾网获悉北京航天控制仪器研究所申请的专利一种高速双通道数据实时采集累加电路及方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115202557B 。

龙图腾网通过国家知识产权局官网在2026-03-24发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210679037.6，技术领域涉及：G06F3/05；该发明授权一种高速双通道数据实时采集累加电路及方法是由李瑞艳;赵晨;郑轩;潘亮;杨潇君;白雪菲设计研发完成，并于2022-06-15向国家知识产权局提交的专利申请。

本一种高速双通道数据实时采集累加电路及方法在说明书摘要公布了：本发明公开了一种高速双通道数据实时采集累加电路及方法，包括双通道模数转换器ADC、现场可编程门阵列FPGA、触发信号、时钟产生单元及以太网单元。实时累加方法在FPGA中实现，包括时钟控制模块、JESD204B数据解析模块、累加控制模块、双端口RAM、加法器、通信模块。双通道数据实时采集累加方法完全使用流水线实现，在数据采集的同时进行累加操作，缩短了整体处理时间。本发明使用乒乓存储方案，实现了数据采集累加和处理结果发送并行执行。本发明提供的电路及方法能够实现实时、完全无丢数的数据采集、累加和数据传输。

本发明授权一种高速双通道数据实时采集累加电路及方法在权利要求书中公布了：1.一种高速双通道数据实时采集累加电路，其特征在于包括：双通道ADC、FPGA、触发信号、时钟产生单元及以太网单元; 时钟产生单元用于给双通道ADC和FPGA提供所需的同源时钟；双通道ADC用于完成双通道信号模数转换，并将模数转换结果传递给FPGA；触发信号连接至FPGA，用于触发一轮FPGA接收ADC信号和累加处理；FPGA对信号完成实时累加，将累加结果发送给以太网单元，实现网络数据输出；所述FPGA包括时钟控制模块、数据解析模块、累加控制模块、双端口RAM、加法器、通信模块； 所述时钟控制模块用于根据时钟产生单元的通信格式，配置时钟产生单元的参数； 所述数据解析模块用于接收双通道ADC的模数转换结果，输出核时钟core_clk和两个通道解析得到的ADC数据； 所述累加控制模块用于根据配置信息控制加法器对解析完成的ADC数据进行累加，并将累加结果存储在RAM中； 所述双端口RAM用于缓存累加中间量和累加结果； 所述加法器用于将ADC数据和RAM中读取的累加中间量相加； 所述通信模块用于将双端口RAM中缓存的累加结果封装成以太网通信格式，并发送给以太网单元；同时，接收上位机下发的配置信息，包括采样长度N和累加次数accu_num；所述双通道ADC使用JESD204B接口输出模数转换结果，所述数据解析模块为JESD204B数据解析模块，JESD204B数据解析模块输出的核时钟core_clk的频率为双通道ADC采样时钟的1L，每通道解析得到的L个ADC数据的位宽与双通道ADC的位数相同； 所述加法器的第一输入端的位宽为w_accubit，第二输入端的位宽与双通道ADC的位数w_adc相同，输出端的位宽与第一输入端位宽相同，并具有一个旁路输入端；当旁路输入端使能时，加法器直接输出第二输入端的值; 所述加法器第一输入端位宽w_accubit需满足如下条件： 其中，ceil代表向上取整，为累加次数的设置上限。

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