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龙图腾网获悉电子科技大学申请的专利FPGA资源高效利用的可重构分数阶计算系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115496080B 。

龙图腾网通过国家知识产权局官网在2026-03-24发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211332314.2，技术领域涉及：G06G7/16；该发明授权FPGA资源高效利用的可重构分数阶计算系统是由许波;陈凯;蒋乐平;邹松庭;罗吉林;钟乔;韩文强设计研发完成，并于2022-10-28向国家知识产权局提交的专利申请。

本FPGA资源高效利用的可重构分数阶计算系统在说明书摘要公布了：本发明公开了一种FPGA资源高效利用的可重构分数阶计算系统，输入数据经数据预处理模块归一化并转换为单精度浮点数后，控制模块接收用户设置的二项式系数理论计算参数和二项式系数分段线性拟合参数，控制二项式系数拟合模块计算二项式系数并进行分段线性拟合，根据拟合结果对固定窗口长度计算模块和分段线性函数计算模块所需的配置参数并进行配置，配置完毕后启动固定窗口长度计算模块和分段线性函数计算模块进行分数阶运算，得到输入数据的分数阶计算结果。本发明基于带误差补偿的固定窗口FWL和多段线性函数PWL，在FPGA平台上实现实时可重构的分数阶计算系统，在提高FPGA资源利用效率的同时，保证分数阶计算的精度和效率。

本发明授权FPGA资源高效利用的可重构分数阶计算系统在权利要求书中公布了：1.一种FPGA资源高效利用的可重构分数阶计算系统，其特征在于包括数据预处理模块、控制模块、二项式系数拟合模块、固定窗口长度计算模块和分段线性函数计算模块，其中数据预处理模块、固定窗口长度计算模块和分段线性函数计算模块在FPGA中实现，其中： 数据预处理模块用于对输入数据归一化至范围[-1,1]并转换为单精度浮点数，然后将处理得到的数据发送至固定窗口长度计算模块和分段线性函数计算模块； 控制模块用于接收用户设置的二项式系数理论计算参数，包括分数阶阶次和总窗口长度，以及二项式系数分段线性拟合参数，包括固定窗口长度、拟合段数和每段拟合二项式系数的数量，，其中，并将二项式系数理论计算参数和二项式系数分段线性拟合参数发送至二项式系数拟合模块；控制模块接收到二项式系数拟合模块反馈的二项式系数和每段分段线性函数的斜率后，计算得到固定窗口长度计算模块和分段线性函数计算模块所需的配置参数并进行配置，配置完毕后启动固定窗口长度计算模块和分段线性函数计算模块进行分数阶运算，参数计算和配置方法如下： 对于固定窗口长度计算模块，首先配置其中第一计算单元的数量为，令第个第一计算单元中乘法器的系数，表示采样间隔，，令个第一计算单元中可变深度移位寄存器的时延，其中为分段线性函数计算模块中累加器的运算周期，为分段线性函数计算模块中树状加法器中每个二输入加法器的运算周期，为分段线性函数计算模块中树状加法器的级数； 对于分段线性函数计算模块，首先配置其中第三计算单元的数量为，然后采用如下方法确定分段线性函数计算模块中树状加法器的级数： ， 其中，表示向上取整； 令分段线性函数计算模块中第二计算单元中时延，系数，，；第二计算单元中时延，系数，； 令第三计算单元中时延，系数，其中； 二项式系数拟合模块用于在接收到二项式系数理论计算参数和二项式系数分段线性拟合参数后，先采用理论计算公式根据分数阶阶次和总窗口长度计算得到二项式系数理论值，，然后根据分段拟合参数对二项式系数进行分段线性拟合：设置到的二项式系数的分段线性函数如下： ， 其中，，，表示斜率，表示截距； 二项式系数拟合模块对每一个分段内的理论值序列进行一次线性函数拟合，得到二项式系数的每段分段线性函数的斜率，然后将个二项式系数和每段分段线性函数的斜率反馈给控制模块； 固定窗口长度计算模块用于计算分数阶中的非线性卷积计算部分，表示非线性卷积，包括个串行级联的第一计算单元，，第一计算单元包括乘法器，可变深度移位寄存器和加法器，其中： 乘法器用于将延时输入数据与系数相乘，将相乘结果发送至可变深度移位寄存器；乘法器的运算周期配置为个时钟周期，其中的值根据FPGA时序分析结果确定，需要满足建立保持时间要求； 可变深度移位寄存器用于根据控制模块发送的时延对相乘结果进行延迟，将延时结果发送至加法器； 加法器用于将延时结果和第一计算单元的输出进行相加，其中，表示分段线性函数计算模块的输出，将相加结果作为第一计算单元的输出进行输出，其中输出至第一计算单元，，作为输入数据的分数阶计算结果进行输出；加法器的运算周期配置为1个时钟周期； 分段线性函数计算模块用于计算分数阶中的线性卷积计算部分，表示线性卷积，包括2个第二计算单元，个第三计算单元和树状加法器，，； 第二计算单元包括可变深度移位寄存器、乘法器、累加器和D触发器组，其中： 可变深度移位寄存器用于根据控制模块发送的时延对输入数据进行延迟，将延时输入数据发送至乘法器； 乘法器用于将延时输入数据和系数进行相乘，将相乘结果发送至累加器；乘法器的运算周期配置为个时钟周期； 累加器用于对相乘结果和累加器上一次累加结果进行累加，将累加结果发送至D触发器组；累加器的运算周期配置为个时钟周期，其中的值根据FPGA时序分析结果确定，需要满足建立保持时间要求； D触发器组包括个相互串联的D触发器，用于对累加结果延时个时钟周期后作为第二计算单元的输出发送至树状加法器； 第三计算单元包括可变深度移位寄存器、第一累加器、乘法器、第二累加器和D触发器，其中： 可变深度移位寄存器用于根据控制模块发送的时延对输入数据进行延迟，将延时输入数据发送至第一累加器； 第一累加器用于对延时输入数据和第一累加器的上一次累加结果进行累加，将累加结果发送至乘法器；第一累加器的运算周期配置为个时钟周期； 乘法器用于将累加结果和系数进行相乘，将相乘结果发送至第二累加器；乘法器的运算周期配置为个时钟周期； 第二累加器用于对相乘结果和第二累加器的上一次累加结果进行累加，将累加结果发送至D触发器；第二累加器的运算周期配置为个时钟周期； D触发器用于对累加结果延时1个时钟周期后作为第三计算单元的输出发送至树状加法器； 树状加法器用于采用树形结构对接收到的数据和进行求和，将求和结果作为分段线性函数计算模块的输出并发送至固定窗口长度计算模块；树状加法器内部例化的二输入加法器的运算周期配置为个时钟周期，其中的值根据FPGA时序分析结果确定，需要满足建立保持时间要求。

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