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龙图腾网获悉合肥工业大学申请的专利一种基于FPGA的无乘法的快速卷积实现方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116225365B 。

龙图腾网通过国家知识产权局官网在2026-03-24发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310145006.7，技术领域涉及：G06F7/498；该发明授权一种基于FPGA的无乘法的快速卷积实现方法是由樊春晓;李心平;林杰设计研发完成，并于2023-02-21向国家知识产权局提交的专利申请。

本一种基于FPGA的无乘法的快速卷积实现方法在说明书摘要公布了：本发明涉及卷积技术领域，且公开了一种基于FPGA的无乘法的快速卷积实现方法，包括以下步骤：S1、系统级结构设计：使用位移器和加法器在每一个时钟周期中，使一块6×6的图像数据通过数据转换阶段，该阶段由简单的常数乘法和加法组成；然后对转换后的数据进行基础数值求解，这部分只需要移位加法即可完成。本发明基于二进制分解的思想，提出了用移位加法来代替乘法操作的算法，该运算结构极为规整易于硬件实现。将该方法与Winograd算法相结合，设计实现了快速卷积的系统级架构。与现有技术相比，我们的设计在吞吐量和功率效率方面得到了极大的提升，同时不需要消耗DSPs资源，且LUTs资源消耗有所减少。

本发明授权一种基于FPGA的无乘法的快速卷积实现方法在权利要求书中公布了：1.一种基于FPGA的无乘法的快速卷积实现方法，其特征在于，包括以下步骤： S1、系统级结构设计：使用位移器和加法器在每一个时钟周期中，使一块6×6的图像数据通过数据转换阶段；然后对转换后的数据进行基础数值求解，将求解后的结果数据输送到并行化的64个PE卷积计算引擎中，每个PE均接收求解后的数据，同时也接收其自己所对应的转换后的卷积核二进制分解后的参数；然后将输入图像块和每个卷积核之间的卷积输出结果储存在输出处的缓冲器中，接下来再进行累加操作，以计算相应维度上的卷积结果； S2、F4×4,3×3卷积处理单元设计：在FPGA上实现卷积加速最为高效的算法为Winograd算法，并在Fm×m,r×r中选取m＝4，r＝3作为参数，并在此参数下进行卷积处理引擎单元的设计； 数据输入大小为m+r-1×m+r-1＝6×6，卷积核大小为r×r＝3×3；每一次卷积结果的输出m×m＝4×4都要经过三个阶段，分别是数据转移阶段、移位相加阶段和反变换阶段； 输入的数据经过转换之后尺寸大小为6×6，然后再对其中的每一个数据求取其对应的四个基本数值；卷积核尺寸大小为3×3，经过转换之后大小变为6×6，然后按照所提出的算法对其所对应的二进制形式进行处理，使其每四个数值位最多仅包含两个1，然后以参数形式记录下分解的结果，每个数据二进制分解后的参数个数假定为x；此时，原来的逐元素相乘可以用如下操作来表示：根据对应元素所分解出来的相关参数x，从自身求得的基本数值中选取数据进行移位相加；现在只需移位相加运算便可以完成相应的乘法操作； 一个PE卷积处理引擎所完成的功能包括了移位相加和逆变换操作；卷积核在推理阶段之前已经确定下来，在m,r＝4,3的情况下卷积和对应的转换矩阵也已经确定，因此卷积核的转换和对应二进制参数分解均可以提前计算完成； S3、定点数相乘电路设计：当计算两个INT16定点数A、B相乘时，可以先计算出A的基本数值3A、5A、9A，然后根据B的二进制分解结果从A的基本数值中选取相应的数据进行移位相加，便可以得到A×B的结果； 基于二进制分解的方法，我们对定点数进行二进制的系数分解操作，然后提取不同乘数之间的公共系数；将公共操作运算结合到硬件结构中，在硬件层面进行实现，此硬件运算结构极为规整； 基本数值的求解只需要移位器和加法器便可以完成；然后从基本数值中选取四个进行不同次数的位移，将移位后的结果进行加和处理，最后再加上修正便可以得到相乘的结果。

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