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龙图腾网获悉电子科技大学申请的专利一种多台数字示波器的采样同步方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN117054715B 。

龙图腾网通过国家知识产权局官网在2026-03-24发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202311028523.2，技术领域涉及：G01R13/02；该发明授权一种多台数字示波器的采样同步方法是由陈艾军;黄武煌;房芳;林国序;张松;邱渡裕;张沁川;胡浩;田书林设计研发完成，并于2023-08-15向国家知识产权局提交的专利申请。

本一种多台数字示波器的采样同步方法在说明书摘要公布了：本发明公开了一种多台数字示波器的采样同步方法，方法主要包括时钟同步和触发同步两个步骤；在时钟同步部分，主设备晶振提供源时钟并输出同步时钟信号给从设备，从设备通过内部计数器得到同步时钟信号的传输延迟时间并进行相位补偿来实现采样时钟同步；在触发同步部分，主从设备设置相同的触发深度，从设备通过FIFO读写使能信号和主设备产生的中间控制信号FIFO_MID建立触发系统，实现触发数据的读写操作，然后FPGA对取出的采集数据做延时处理，补偿边沿检测的确定性延迟和传输路径的不确定延迟，最后对从机触发信号FIFO_MID进行时序调节完成触发同步；当相串连的数字示波器依次完成采样时钟同步和触发同步，最终实现多台数字示波器的采样同步。

本发明授权一种多台数字示波器的采样同步方法在权利要求书中公布了：1.一种多台数字示波器的采样同步方法，其特征在于，包括以下步骤： 1、设系统中共有M台数字示波器需要采样同步，每台数字示波器依次串联，其中，前一台数字示波器的同步发送模块上的触发端口与时钟接口与后一台数字示波器的同步接收模块上的触发端口与时钟接口连接，即：同步发送模块的触发端口与同步接收模块的触发端口连接，同步发送模块的时钟接口与同步接收模块的时钟接口连接，然后以此类推； 2、主从设备的采样时钟同步； 2.1、将第一台数字示波器作为主设备，第二台数字示波器作为从设备， 进行数字示波器采集进程； 2.1.1、主设备的内部晶振为时钟芯片提供10MHz的时钟源，与此同时单独输出一路10MHz同步时钟信号； 2.1.2、主从设备内部电路设计相同，均设计具有双向输入输出功能的时钟接口A和B，10MHz同步时钟信号经过主设备内的FPGA时钟编程控制电路传送给时钟接口B，该接口通过同轴线与从设备时钟接口A相连； 2.1.3、10MHz同步时钟信号经过从设备内的FPGA时钟编程控制电路传送到从设备的时钟电路，该电路不断调节从设备晶振的相位，使其与10MHz同步时钟信号相位相等，调节好的晶振为从设备时钟芯片提供10MHz的时钟源； 2.1.4、主从设备以各自时钟源经过相同的时钟芯片产生ADC的采样时钟，开始数据采集，模拟信号以相同路径经过ADC传输至FPGA的内部FIFO存储器； 2.2、进行估算进程，计算同步时钟信号从主设备晶振传输至从设备晶振的传输延迟时间ΔTclk； 2.2.1、启动信号发生器产生10MHz测试信号，用等长的同轴连接线分别连接到主设备的时钟接口A和从设备的时钟接口B，并进入各设备内的FPGA，此传输时间记为T1和T2，T1=T2； 2.2.2、主设备内测试信号通过FPGA时钟编程控制模块传送到时钟电路，时钟电路不断调节主设备晶振的相位，使其与测试信号相位相等，此传输时间记为Tclk；调节好的晶振按2.1.2传输路径传输给从设备的时钟接口A，最后传输到从设备FPGA内部，传输时间记为Tnet； 2.2.3、从设备启动FPGA内部计数器，并利用FPGA内部布线工具使测试信号到计数器的路径与时钟信号在FPGA时钟编程控制电路的传输路径相同，计数器在检测到信号发生器输出测试信号后开始计数，检测到同步时钟信号后结束计数，计数时间为：T=T1+Tclk+Tnet-T2=Tclk+Tnet； 2.2.4、由2.1.2和2.1.3中同步时钟信号传输路径以及2.2.3中FPGA内部布线布局可知：同步时钟信号从主设备晶振传输至从设备晶振的传输延迟ΔTclk=Tclk+Tnet，即ΔTclk=T； 2.3、主从采样时钟偏斜校正； 设ΔTclk_min为主从采样时钟相隔最近上升沿的相位差，T为采样时钟周期，N为ΔTclk包含的最大完整采样时钟周期数，根据ΔTclk=ΔTclk_min+NT延迟从设备的ADC采样时钟相位差，直至主从设备采样时钟相位一致，至此主从设备的采样时钟同步完成； 3、主从设备的触发同步； 3.1、主设备的触发源设置为自身模拟通道模式，从设备的触发源设置为外触发通道模式，主从设备设置相同的触发深度； 3.2、设置主设备触发条件，主设备的FPGA根据触发条件生成控制数据存储与读取的FIFO读写使能信号； 3.2.1、主设备根据FIFO读写使能信号共同生成中间控制信号FIFO_MID，具体生成过程为：当检测到FIFO写使能信号的上升沿后拉高FIFO_MID，当检测到FIFO读使能信号的下降沿后拉低FIFO_MID，其他时间保持不变； 3.2.2、FIFO_MID通过主从设备的连接线缆进入从设备，从设备的FPGA根据FIFO_MID生成控制从设备数据存储与读取的FIFO读写使能信号；当从设备的FPGA检测到FIFO_MID的上升沿后，拉高从设备的FIFO写使能信号，此时开始向从设备的FIFO写入采集数据，直到写入数据的长度等于预触发深度，然后拉高从设备的FIFO读使能信号，此时FIFO同时进行采集数据的写入和读出操作； 当从设备的FPGA检测到FIFO_MID下降沿后，拉低从设备的FIFO读使能信号，FIFO停止读出数据，开始将采集数据写入后触发存储区，直到后触发存储区数据写满，然后控制从设备写使能拉低、读使能拉高，将写满后的采集数据取出以便后续处理，完成从设备触发过程； 3.3、触发点偏移校正； 从设备的FPGA对取出的采集数据做延时处理，补偿边沿检测以及传输路径的延迟，此延迟值通过上位机进行调节，直到触发点位置回到理想触发位置； 3.4、对从机触发信号FIFO_MID进行时序调节使其远离从机处理时钟亚稳态区间； 最佳延迟值按以下步骤确定：以FIFO_MID信号延迟至恰好远离亚稳态区间，数据传输从不对齐到对齐为起点delay0，然后加大延迟值至数据恰好从对齐到不对齐为终点delay1，则最佳延迟值为delay0+delay12，然后FPGA调用内部IDELAYE2资源对从机触发信号进行独立调节延时，至此完成主从设备触发同步； 4、第一、二两台数字示波器同步完成后，将第二台数字示波器设置为主设备，第三台数字示波器设置为从设备，再按照步骤2、3完成同步，然后以此类推，完成所有数字示波器的同步； 5、当所有数字示波器同步完成后，任意选择一台数字示波器作为主设备，其余的数字示波器均为从设备，从而形成多通道的数据采集系统。

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