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龙图腾网获悉电子科技大学申请的专利一种多台数字示波器的采样同步校正方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN117054949B 。

龙图腾网通过国家知识产权局官网在2026-03-24发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202311028533.6，技术领域涉及：G01R35/00；该发明授权一种多台数字示波器的采样同步校正方法是由黄武煌;房芳;叶茂森;赵禹;杨扩军;李承阳;潘卉青;古军;叶芃设计研发完成，并于2023-08-15向国家知识产权局提交的专利申请。

本一种多台数字示波器的采样同步校正方法在说明书摘要公布了：本发明公开了一种多台数字示波器的采样同步校正方法，包括主从设备同步采样、主从设备采样同步的校正和触发同步三个步骤；在主从设备同步采样部分，主设备晶振提供源时钟并输出同步时钟信号给从设备，保证主从设备的时钟同源性；在主从设备采样同步的校正部分，在触发接口连接信号发生器，通过信号的传输路径和主从设备内部计数器比对，估算主从设备采样时钟的延迟时间ΔTclk；在触发同步部分，使用主控从的方式，从设备通过FIFO读写使能信号和主设备产生的中间控制信号FIFO_MID建立触发系统，实现触发数据的读写操作，然后对采集数据做延时处理，补偿边沿检测的确定性延迟和传输路径的不确定延迟，最后对从机触发信号FIFO_MID进行时序调节完成触发同步。

本发明授权一种多台数字示波器的采样同步校正方法在权利要求书中公布了：1.一种多台数字示波器的采样同步校正方法，其特征在于，包括以下步骤： 1、设系统中共有M台数字示波器需要采样同步，将其中一台数字示波器作为主设备，剩下M-1台数字示波器作为从设备，主、从设备均设计具有双向输入输出功能的时钟接口A和B，以及触发接口A和B； 2、用同轴连接线将主设备的时钟接口B、触发接口B分别与从设备1的时钟接口A、触发接口A相连，从设备1的时钟接口B、触发接口B分别与从设备2的时钟接口A、触发接口A相连，以此类推将M台数字示波器连接，形成多机串联的数据采集系统； 3、进行主从设备的同步采样进程； 3.1、主从设备内部电路设计相同，主设备的内部晶振为时钟芯片提供10MHz的时钟源，与此同时单独输出一路10MHz同步时钟信号； 3.2、10MHz同步时钟信号经过主设备内的FPGA时钟编程控制电路传送给时钟接口B，该接口通过同轴线与从设备时钟接口A相连； 3.3、10MHz同步时钟信号经过从设备内的FPGA时钟编程控制电路传送到从设备的时钟电路，该电路不断调节从设备晶振的相位，使其与10MHz同步时钟信号相位相等，调节好的晶振为从设备时钟芯片提供10MHz的时钟源； 3.4、主从设备以各自时钟源经过相同的时钟芯片产生ADC的采样时钟，开始数据采集，模拟信号以相同路径经过ADC传输至FPGA的内部FIFO存储器； 4、进行主从设备采样同步的校正进程； 4.1、估算主从设备采样时钟的延迟时间ΔTclk； 4.1.1、主从设备时钟信号的传输和连接不变，用两根等长的同轴连接线将主从设备的触发接口B与信号发生器相连，信号发生器可产生10MHz的测试信号并传输至设备内部的计数器，并利用FPGA内部布线工具使主从设备的触发接口B到各自计数器的距离相等，测试信号到计数器的传输时间记为T0； 4.1.2、以主机晶振为基准，时钟信号从主机晶振传输到主机FIFO的传输延迟时间为T1，传输到从机FIFO的传输延迟时间为T2，主从设备的晶振至采样ADC传输路径相同，即主从设备采样时钟的延迟时间ΔTclk等于同步时钟信号在主从设备晶振之间的传输延迟时间； 4.1.3、启动主从设备内部计数器，主设备检测到FIFO存储数据时开始计数，检测到触发接口B传来的测试信号后结束计数，主机计数时间为Tm=T1-T0=N1t； 4.1.4、从设备检测到FIFO存储数据时开始计数，检测到触发接口B传来的测试信号后结束计数，从机计数时间为Ts=T2-T0=N2t； 4.1.5、根据4.1.2~4.1.4，主从设备采样时钟的延迟时间ΔTclk=T2-T1=N2-N1t； 4.2、主从采样时钟偏斜校正； 设ΔTclk_min为主从采样时钟相隔最近上升沿的相位差，T为采样时钟周期，N为ΔTclk包含的最大完整采样时钟周期数，即ΔTclk=ΔTclk_min+NT，延迟从设备的ADC采样时钟相位差，直至主从设备采样时钟相位一致，至此主从设备的采样时钟同步完成； 5、主从设备的触发同步； 5.1、用同轴连接线将主设备的触发接口B与从设备1的触发接口A相连，主设备的触发源设置为自身模拟通道模式，从设备的触发源设置为外触发通道模式，主从设备设置相同的触发深度； 5.2、设置主设备触发条件，主设备的FPGA根据触发条件生成控制数据存储与读取的FIFO读写使能信号； 5.2.1、主设备根据FIFO读写使能信号共同生成中间控制信号FIFO_MID，具体生成过程为：当检测到FIFO写使能信号的上升沿后拉高FIFO_MID，当检测到FIFO读使能信号的下降沿后拉低FIFO_MID，其他时间保持不变； 5.2.2、FIFO_MID通过主从设备触发接口的同轴连接线缆进入从设备，从设备的FPGA根据FIFO_MID生成控制从设备数据存储与读取的FIFO读写使能信号；当从设备的FPGA检测到FIFO_MID的上升沿后，拉高从设备的FIFO写使能信号，此时开始向从设备的FIFO写入采集数据，直到写入数据的长度等于预触发深度，然后拉高从设备的FIFO读使能信号，此时FIFO同时进行采集数据的写入和读出操作； 当从设备的FPGA检测到FIFO_MID下降沿后，拉低从设备的FIFO读使能信号，FIFO停止读出数据，开始将采集数据写入后触发存储区，直到后触发存储区数据写满，然后控制从设备写使能拉低、读使能拉高，将写满后的采集数据取出以便后续处理，完成从设备触发过程； 5.3、触发点偏移校正； 从设备的FPGA对取出的采集数据做延时处理，补偿边沿检测以及传输路径的延迟，此延迟值通过上位机进行调节，直到触发点位置回到理想触发位置； 5.4、对主从机之间的控制信号FIFO_MID进行时序调节使其远离从机处理时钟的亚稳态区间； 调用FPGA内部IDELAYE2资源对控制信号FIFO_MID进行独立调节延时，最佳延迟值按以下步骤确定：以FIFO_MID信号延迟至恰好远离亚稳态区间，数据传输从不对齐到对齐为起点delay0，然后加大延迟值至数据恰好从对齐到不对齐为终点delay1，则最佳延迟值为delay0+delay12，控制信号FIFO_MID的时序调节完成，至此完成主从设备触发同步； 6、主设备和从设备1同步完成后，从设备1功能等同于主设备，按照步骤3、4、5完成同步及校正过程，然后以此类推，完成所有数字示波器的同步校正。

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