西安电子科技大学刘伟峰获国家专利权
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龙图腾网获悉西安电子科技大学申请的专利可扩展的2×2处理单元矩阵乘法器及Transformer加速方法获国家发明授权专利权,本发明授权专利权由国家知识产权局授予,授权公告号为:CN120872288B 。
龙图腾网通过国家知识产权局官网在2026-03-24发布的发明授权授权公告中获悉:该发明授权的专利申请号/专利号为:202511219124.3,技术领域涉及:G06F7/523;该发明授权可扩展的2×2处理单元矩阵乘法器及Transformer加速方法是由刘伟峰;冯献金;汤华莲设计研发完成,并于2025-08-28向国家知识产权局提交的专利申请。
本可扩展的2×2处理单元矩阵乘法器及Transformer加速方法在说明书摘要公布了:本发明公开了一种可扩展的2×2处理单元矩阵乘法器及Transformer加速方法,当控制模块执行OS数据流模式时,各处理单元分别根据接收到的激活值和权重值进行乘加处理,得到第一乘加结果;各处理单元分别根据与自身互连的处理单元进行激活值和权重值的乘法运算得到第一运算结果,并与第一乘加结果进行累加得到两矩阵乘积结果;当控制模块执行WS数据流模式时,各处理单元分别根据接收到的激活值和权重值进行乘加处理,得到第二乘加结果;各处理单元锁定权重值不变,并分别根据与自身互连的处理单元进行与激活值的乘法运算,得到第二运算结果,并与第二乘加结果进行累加得到基于固定权重的矩阵乘法结果,提高了效能比和灵活性。
本发明授权可扩展的2×2处理单元矩阵乘法器及Transformer加速方法在权利要求书中公布了:1.一种可扩展的2×2处理单元矩阵乘法器,其特征在于,所述2×2处理单元矩阵乘法器包括控制模块和四个处理单元; 当所述控制模块执行OS数据流模式时,所述四个处理单元执行以下操作: 在第一个时钟周期内,各处理单元分别根据接收到的激活值和权重值进行乘加处理,得到第一乘加结果;激活值和权重值根据输入的激活矩阵和权重矩阵确定;所述激活矩阵和所述权重矩阵的大小均为2×2; 在第二个时钟周期内,各处理单元分别根据与自身互连的处理单元进行激活值和权重值的乘法运算得到第一运算结果,并将所述第一运算结果与所述第一乘加结果进行累加,得到两矩阵乘积结果; 当所述控制模块执行WS数据流模式时,所述四个处理单元执行以下操作: 在第一个时钟周期内,各处理单元分别根据接收到的激活值和权重值进行乘加处理,得到第二乘加结果; 在第二个时钟周期内,各处理单元锁定权重值不变,并分别根据与自身互连的处理单元进行与激活值的乘法运算,得到第二运算结果,并将所述第二运算结果与所述第二乘加结果进行累加,得到基于固定权重的矩阵乘法结果; 所述四个处理单元包括第一处理单元、第二处理单元、第三处理单元和第四处理单元; 所述第一处理单元和所述第二处理单元之间进行激活值互连,所述第三处理单元和所述第四处理单元之间进行激活值互连,所述第一处理单元和第三处理单元之间进行权重值互连,所述第二处理单元和所述第四处理单元之间进行权重值互连; 所述第一处理单元包括第一激活值寄存器、第一权重值寄存器,第一中间计算结果寄存器、第一数据选择器、第二数据选择器、第一乘法器和第一加法器; 其中,所述第一数据选择器的第二输入端输入权重值,所述第一数据选择器的输出端连接所述第一权重值寄存器的输入端,所述第一权重值寄存器的第一输出端连接所述第一数据选择器的第一输入端,所述第一权重值寄存器的第二输出端连接所述第二数据选择器的第一输入端和所述第三处理单元中第六数据选择器的第四输入端,所述第一激活值寄存器的输入端输入激活值,所述第一激活值寄存器的输出端连接所述第二数据选择器的第二输入端和所述第二处理单元中第四数据选择器的第三输入端,所述第二数据选择器的第三输入端连接所述第二处理单元中第二激活值寄存器的输出端,所述第二数据选择器的第四输入端连接所述第三处理单元中第三权重值寄存器中的第二输出端,所述第二数据选择器的第一输出端连接所述第一乘法器的第一输入端,所述第二数据选择器的第二输出端连接所述第一乘法器的第二输入端,所述第一乘法器的输出端连接所述第一加法器的第一输入端,所述第一加法器的第二输入端连接所述第一中间计算结果寄存器的第二输出端,所述第一加法器的输出端连接所述第一中间计算结果寄存器的输入端,所述第一中间计算结果寄存器的第一输出端输出所述第一处理单元中的计算结果; 所述第二处理单元包括第二激活值寄存器、第二权重值寄存器,第二中间计算结果寄存器、第三数据选择器、第四数据选择器、第二乘法器和第二加法器; 其中,所述第三数据选择器的第二输入端输入权重值,所述第三数据选择器的输出端连接所述第二权重值寄存器的输入端,所述第二权重值寄存器的第一输出端连接所述第三数据选择器的第一输入端,所述第二权重值寄存器的第二输出端连接所述第四数据选择器的第一输入端和所述第四处理单元中第八数据选择器的第四输入端,所述第二激活值寄存器的输入端输入激活值,所述第二激活值寄存器的输出端连接所述第四数据选择器的第二输入端和所述第一处理单元中第二数据选择器的第三输入端,所述第四数据选择器的第三输入端连接所述第一处理单元中第一激活值寄存器的输出端,所述第四数据选择器的第四输入端连接所述第四处理单元中第四权重值寄存器中的第二输出端,所述第四数据选择器的第一输出端连接所述第二乘法器的第一输入端,所述第四数据选择器的第二输出端连接所述第二乘法器的第二输入端,所述第二乘法器的输出端连接所述第二加法器的第一输入端,所述第二加法器的第二输入端连接所述第二中间计算结果寄存器的第二输出端,所述第二加法器的输出端连接所述第二中间计算结果寄存器的输入端,所述第二中间计算结果寄存器的第一输出端输出第二处理单元中的计算结果; 所述第三处理单元包括第三激活值寄存器、第三权重值寄存器,第三中间计算结果寄存器、第五数据选择器、第六数据选择器、第三乘法器和第三加法器; 其中,所述第五数据选择器的第二输入端输入权重值,所述第五数据选择器的输出端连接所述第三权重值寄存器的输入端,所述第三权重值寄存器的第一输出端连接所述第五数据选择器的第一输入端,所述第三权重值寄存器的第二输出端连接所述第六数据选择器的第一输入端和所述第一处理单元中第二数据选择器的第四输入端,所述第三激活值寄存器的输入端输入激活值,所述第三激活值寄存器的输出端连接所述第六数据选择器的第二输入端和所述第四处理单元中第八数据选择器的第三输入端,所述第六数据选择器的第三输入端连接所述第四处理单元中第四激活值寄存器的输出端,所述第六数据选择器的第四输入端连接所述第一处理单元中第一权重值寄存器中的第二输出端,所述第六数据选择器的第一输出端连接所述第三乘法器的第一输入端,所述第六数据选择器的第二输出端连接所述第三乘法器的第二输入端,所述第三乘法器的输出端连接所述第三加法器的第一输入端,所述第三加法器的第二输入端连接所述第三中间计算结果寄存器的第二输出端,所述第三加法器的输出端连接所述第三中间计算结果寄存器的输入端,所述第三中间计算结果寄存器的第一输出端输出所述第三处理单元中的计算结果; 所述第四处理单元包括第四激活值寄存器、第四权重值寄存器,第四中间计算结果寄存器、第七数据选择器、第八数据选择器、第四乘法器和第四加法器; 其中,所述第七数据选择器的第二输入端输入权重值,所述第七数据选择器的输出端连接所述第四权重值寄存器的输入端,所述第四权重值寄存器的第一输出端连接所述第七数据选择器的第一输入端,所述第四权重值寄存器的第二输出端连接所述第八数据选择器的第一输入端和所述第二处理单元中第四数据选择器的第四输入端,所述第四激活值寄存器的输入端输入激活值,所述第四激活值寄存器的输出端连接所述第八数据选择器的第二输入端和所述第三处理单元中第六数据选择器的第三输入端,所述第八数据选择器的第三输入端连接所述第三处理单元中第三激活值寄存器的输出端,所述第八数据选择器的第四输入端连接所述第二处理单元中第二权重值寄存器中的第二输出端,所述第八数据选择器的第一输出端连接所述第四乘法器的第一输入端,所述第八数据选择器的第二输出端连接所述第四乘法器的第二输入端,所述第四乘法器的输出端连接所述第四加法器的第一输入端,所述第四加法器的第二输入端连接所述第四中间计算结果寄存器的第二输出端,所述第四加法器的输出端连接所述第四中间计算结果寄存器的输入端,所述第四中间计算结果寄存器的第一输出端输出所述第四处理单元中的计算结果。
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