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龙图腾网获悉东南大学申请的专利一种基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115935894B 。

龙图腾网通过国家知识产权局官网在2026-04-07发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310027733.3，技术领域涉及：G06F30/392；该发明授权一种基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法是由司鑫;郭安;陈禧设计研发完成，并于2023-01-09向国家知识产权局提交的专利申请。

本一种基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法在说明书摘要公布了：本发明公开了一种基于分离字线的双6T‑SRAM存储单元和双比特局部计算单元的加速器设计方法，采用存内计算技术，用于人工智能AI神经网络加速，与传统的存内计算局部计算单元相比，该宏单元利用分离字线6T‑SRAM特性，在运算时通过同时选通一个局部单元的两条字线WL与读字线RWL，使数据通过局部位线与其反逻辑LBL及LBLB导入计算单元完成运算。该设计可以大幅提升运算并行度，同时高效利用位线预充。

本发明授权一种基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法在权利要求书中公布了：1.一种基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法，其特征在于，包括以下： 基于分离字线的双6T-SRAM存储单元DB6T，包括四个nmos晶体管和四个反相器；四个nmos晶体管依次记为N1～N4，四个反相器依次记为INV1～INV4；其中：INV1的输入节点，INV2的输出节点和N1的漏极电连接，记为存储节点Q[x+1]，x为奇数；INV1的输出节点，INV2的输入节点和N2的漏极电连接，记为存储节点QB[x+1]，QB[x+1]与Q[x+1]为互偶存储节点，其逻辑上为反逻辑；INV3的输入节点，INV4的输出节点和N3的漏极电连接，记为存储节点QB[x]；INV3的输出节点，INV4的输入节点和N4的漏极电连接，记为存储节点Q[x]，Q[x]与QB[x]为互偶存储节点，其逻辑上为反逻辑；N1晶体管的栅极由字线控制，记为WL[x+1]，N1晶体管的源极与局部位线相连，记为LBL；N2晶体管的栅极由读字线控制，记为RWL[x+1]，N2晶体管的源极与局部位线非相连，记为LBLB；N3晶体管的栅极由字线控制，记为WL[x]；N4晶体管的栅极由读字线控制，记为RWL[x]； 双比特局部计算单元DBLCC，其中，运算模块有多个接口，分别为LBL,LBLB,以及横向读写控制字线HWL，全局位线GBL及全局位线反逻辑GBLB以及输出端口SUM；在读写模式时，HWL接至高电平，GBL与LBL电连接，GBLB与LBLB电连接，通过全局读写；在运算模式时，HWL接至低电平，GBL与LBL电隔离，GBLB与LBLB电隔离，DBLCC的权重值输入由双6T-SRAM存储单元通过LBL与LBLB导入，特征值输入由GBL和GBLB导入。

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