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龙图腾网获悉上海华虹宏力半导体制造有限公司申请的专利SGT半导体器件的栅间氧化层的制造方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115939191B 。

龙图腾网通过国家知识产权局官网在2026-04-07发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211512453.3，技术领域涉及：H10D64/27；该发明授权SGT半导体器件的栅间氧化层的制造方法是由李昊设计研发完成，并于2022-11-28向国家知识产权局提交的专利申请。

本SGT半导体器件的栅间氧化层的制造方法在说明书摘要公布了：本发明公开了一种SGT半导体器件的栅间氧化层的制造方法，包括：步骤一、采用第一硬质掩膜层定义出栅极沟槽，进行刻蚀形成栅极沟槽。步骤二、形成底部介质层和屏蔽栅多晶硅。步骤三、在底部介质层的顶部的所述栅极沟槽的侧面形成第二内侧墙。步骤四、对第二内侧墙底部的底部介质层进行刻蚀使屏蔽栅多晶硅的顶部区域露出。步骤五、采用第一次热氧化工艺对屏蔽栅多晶硅进行氧化并形成栅间氧化层。步骤六、去除第一硬质掩膜层和第二内侧墙。步骤七、形成栅介质层和栅极导电材料层。本发明栅间氧化层的厚度能独立于栅介质层的厚度且从而能对栅间氧化层的厚度进行独立调节且能保证得到较厚以及质量较好的栅间氧化层，而且工艺流程简单以及工艺难度低。

本发明授权SGT半导体器件的栅间氧化层的制造方法在权利要求书中公布了：1.一种SGT半导体器件的栅间氧化层的制造方法，其特征在于，包括如下步骤： 步骤一、采用第一硬质掩膜层定义出栅极沟槽，之后对半导体衬底进行刻蚀形成栅极沟槽； 步骤二、在所述栅极沟槽的底部区域中形成底部介质层以及屏蔽栅多晶硅；所述底部介质层隔离在所述屏蔽栅多晶硅和所述栅极沟槽之间，所述底部介质层顶部的所述栅极沟槽的侧面暴露；所述第一硬质掩膜层中具有和所述底部介质层的材料不同的材料层； 步骤三、在所述底部介质层的顶部的所述栅极沟槽的侧面形成第二内侧墙，所述底部介质层的材料和所述底部介质层的材料不同，所述第二内侧墙的厚度薄于所述底部介质层的厚度； 步骤四、以所述第一硬质掩膜层和所述第二内侧墙为掩膜对所述第二内侧墙底部的所述底部介质层进行刻蚀使所述屏蔽栅多晶硅的顶部区域暴露在所述底部介质层的顶部表面之上； 步骤五、采用第一次热氧化工艺对所述屏蔽栅多晶硅进行氧化并形成栅间氧化层，所述第一次热氧化工艺从所述屏蔽栅多晶硅的顶部区域的侧面和顶部表面进行氧化并从而增加所述栅间氧化层的厚度； 步骤六、去除所述第一硬质掩膜层和所述第二内侧墙； 步骤七、在形成有所述栅间氧化层的所述栅极沟槽的侧面形成栅介质层，在所述栅极沟槽中填充栅极导电材料层。

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